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參數(shù)資料
| 型號： | OR3T80-4BA352I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
| 封裝： | PLASTIC, BGA-352 |
| 文件頁數(shù)： | 22/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T80-4BA352I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
118
Lucent Technologies Inc.
Timing Characteristics (continued)
Clock Timing
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The ECLK delays are to all of the PICs on one side of the device for middle pin input, or two sides of the device for corner pin input. The delay
includes both the input buffer delay and the clock routing to the PIC clock input.
The FCLK delays are for a fully routed clock tree that uses the ExpressCLK input into the Fast Clock network. It includes both the input buffer
delay and the clock routing to the PFU CLK input. The delay will be reduced if any of the clock branches are not used.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
This table represents the delay for an internally generated clock from the clock tree input in one of the four middle PICs (using pSW routing) on
any side of the device which is then distributed to the PFU/PIO clock inputs. If the clock tree input used is located at any other PIC, see the
results reported by ORCA Foundry.
This clock delay is for a fully routed clock tree that uses the general clock network. The delay will be reduced if any of the clock branches are not
used. See pin-to-pin timing in Table 55 for clock delays of clocks input on general I/O pins.
Table 51. ExpressCLK (ECLK) and Fast Clock (FCLK) Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Device
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Clock Shut-off Timing:
Setup from Middle ECLK (shutoff to CLK)
Hold from Middle ECLK (shutoff from CLK)
Setup from Corner ECLK (shutoff to CLK)
Hold from Corner ECLK (shutoff from CLK)
OFFM_SET
OFFM_HLD
OFFC_SET
OFFC_HLD
0.77
0.00
0.77
0.00
—
0.51
0.00
0.51
0.00
—
0.44
0.00
0.44
0.00
—
ns
ECLK Delay (middle pad):
OR3C/T55
OR3C/T80
OR3T125
ECLKM_DEL
—
2.64
2.93
TBD
—
1.93
2.21
TBD
—
1.48
1.70
TBD
ns
ECLK Delay (corner pad):
OR3C/T55
OR3C/T80
OR3T125
ECLKC_DEL
—
3.93
4.49
TBD
—
3.03
3.52
TBD
—
2.23
2.60
TBD
ns
FCLK Delay (middle pad):
OR3C/T55
OR3C/T80
OR3T125
FCLKM_DEL
—
6.18
6.75
TBD
—
4.85
5.27
TBD
—
3.83
4.12
TBD
ns
FCLK Delay (corner pad):
OR3C/T55
OR3C/T80
OR3T125
FCLKC_DEL
—
7.47
8.30
TBD
—
5.95
6.59
TBD
—
4.58
5.02
TBD
ns
Table 52. General-Purpose Clock Timing Characteristics (Internally Generated Clock)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Device
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
OR3C/T55
CLK_DEL
—
6.42
—
5.09
—
4.06
ns
OR3C/T80
CLK_DEL
—
6.92
—
5.43
—
4.31
ns
OR3T125
CLK_DEL
—
TBD
—
TBD
—
TBD
ns
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