- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299576 > OR3T80-4BA352 FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 PDF資料下載
參數(shù)資料
| 型號： | OR3T80-4BA352 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
| 封裝： | PLASTIC, BGA-352 |
| 文件頁數(shù)： | 30/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T80-4BA352 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁當前第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
125
Parameter
Symbol
Min
Max
Unit
All Configuration Modes
M[3:0] Setup Time to INIT High
TSMODE
0.00
—
ns
M[3:0] Hold Time from INIT High
THMODE
600.00
—
ns
RESET
Pulse Width Low to Start Reconfiguration
TRW
50.00
—
ns
PRGM
Pulse Width Low to Start Reconfiguration
TPGW
50.00
—
ns
Master and Asynchronous Peripheral Modes
Power-on Reset Delay
CCLK Period (M3 = 0)
(M3 = 1)
Configuration Latency (autoincrement mode):
OR3C/T55
(M3 = 0)
(M3 = 1)
OR3C/T80
(M3 = 0)
(M3 = 1)
OR3T125
(M3 = 0)
(M3 = 1)
TPO
TCCLK
TCL
15.70
60.00
480.00
23.20
185.00
33.70
270.00
52.30
418.00
52.40
200.00
1600.00
77.40*
619.00*
113.00*
900.00*
175.00*
1395.00*
ms
ns
ms
Microprocessor (MPI) Mode
Power-on Reset Delay
Configuration Latency (autoincrement mode):
OR3C/T55
OR3C/T80
OR3T125
TPO
TCL
15.70
53341
76317
116581
52.40
—
ms
write cycles
Partial Reconfiguration (explicit mode):
OR3C/T55
OR3C/T80
OR3T125
TPR
43.00
51.00
62.00
—
write cycles
Slave Serial Mode
Power-on Reset Delay
CCLK Period
Configuration Latency (autoincrement mode):
OR3C/T55
OR3C/T80
OR3T125
TPO
TCCLK
TCL
3.90
40.00
15.50
22.50
34.90
13.10
—
ms
ns
ms
* Not applicable to asynchronous peripheral mode.
Timing Characteristics (continued)
Configuration Timing
Table 59. General Configuration Mode Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
相關PDF資料 |
PDF描述 |
|---|---|
| OR3T125-4BC432I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA432 |
| OR3T80-4BC432I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA432 |
| OR3C80-4BC600I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600 |
| OR3C80-5BC600I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600 |
| OR3T125-4BC600I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA600 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T80-4BC432I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-4BC600I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-4PS208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復。