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參數(shù)資料
| 型號： | OR3T55-4BA256I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封裝： | PLASTIC, BGA-256 |
| 文件頁數(shù)： | 40/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4BA256I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
134
Lucent Technologies Inc.
i960 Interface Timing (TJ = 85 °C, VDD = min)
Addr/Data Select to Clock Setup (ADS, R/W to CLK)
Addr/Data Select to Clock Hold (ADS from CLK)
Ready/Receive Delay (CLK to RDYRCV)
Write Data Setup Time (data to CLK)
Write Data Hold Time (data from CLK)
Address Setup Time (addr to ALE low)
Address Hold Time (addr from ALE low)
Byte Enable Setup Time (BE0, BE1 to CLK)
Byte Enable Hold Time (BE0, BE1 from CLK)
Read/Write Setup Time (R/W to CLK)
Read/Write Hold Time (R/W from CLK)
Chip Select Setup Time (CS0, CS1 to CLK)*
Chip Select Hold Time (CS0, CS1 from CLK)*
User Address Delay (CLK low to UA[3:0])
User Read/Write Delay (pad to URDWR_DEL)
ADSN_SET
ADSN_HLD
RDYRCV_DEL
WD_SET
WD_HLD
A_SET
A_HLD
BE_SET
BE_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0
0.0
—
0.0
2.0
0.0
2.0
0.0
—
11.6
—
6.6
7.0
1.8
0.0
—
0.0
1.8
0.0
1.8
0.0
—
9.3
—
4.3
5.4
1.6
0.0
—
0.0
1.6
0.0
1.6
0.0
—
8.0
—
3.4
4.2
ns
* For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge
when MPI_STRB is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1
may go inactive before the end of the read/write cycle.
Timing Characteristics (continued)
Table 65. Microprocessor Interface (MPI) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
MPI configuration timing information is the same as general MPI host processor timing.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
See Figures 67 through 70 for MPI timing diagrams.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T55-4BA256 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| OR3T55-4BA352I | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
| OR3T55-4BA352 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA352 |
| OR3T80-4BA352I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
| OR3T80-4BA352 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA352 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| OR3T55-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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