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參數(shù)資料
| 型號(hào)： | OR3T55-4BA256I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封裝： | PLASTIC, BGA-256 |
| 文件頁(yè)數(shù)： | 187/210頁(yè) |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4BA256I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
78
Lucent Technologies Inc.
Register 6—Clock Source Status/Output Clock Selection Programming
Bits [1:0]
Read Only. These bits are set up via the configuration bit stream to indicate the input clock
source to the PCM. Default is clock input tied low (00).
00: clock input tied low
01: ExpressCLK corner pad
10: general routing
11: general routing
Bits [3:2]
Read Only. These bits are set up via the configuration bit stream to indicate the feedback clock
source to the PCM. Default is 00.
00: ExpressCLK dedicated feedback path
01: general routing
10: general routing
11: general routing
Bits [5:4]
ExpressCLK
Output Source Selector. Default is 00.
00: PCM input clock, bypass path through PCM
01: DLL output
10: tapped delay line output
11: divided (DIV2) delay line output
Bits [7:6]
System Clock Output Source Selector. Default is 00.
00: PCM input clock, bypass path through PCM
01: DLL output
10: tapped delay line output
11: reserved
Register 7—PCM Control Programming
Bit 0
PCM Analog Power Supply Switch. 1 = power supply on, 0 = power supply off.
Bit 1
PCM
Reset. A value of 1 resets all PCM logic for PLL and DLL modes.
Bit 2
DLL Reset. A value of 1 resets the clock generation logic for DLL mode. No dividers or user reg-
isters are affected.
Bits [5:3]
Reserved.
Bit 6
PCM
Configuration Operation Enable Bit. 0 = normal configuration operation. During configu-
ration (DONE = 0), the PCM analog power supply will be off, the PCM output data bus is 3-stated,
and the LOCK signal is asserted to logic 0. The PCM will power up when DONE = 1.
1 = PCM operation during configuration. The PCM may be powered up (see bit 0) and begin
operation, or continue operation. The setup of the PCM can be performed via the configuration
bit stream.
Bit 7
PCM GSRN Enable Bit. 0 = normal GSRN operation. 1 = GSRN has no effect on PCM logic, so
clock processing will not be interrupted by a chip reset. Default is 0.
Programmable Clock Manager (PCM): Advance Information (continued)
Table 30. PCM Control Registers (continued)
Bit #
Function
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