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參數(shù)資料
| 型號： | OR3T55-4BA256I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PBGA256 |
| 封裝： | PLASTIC, BGA-256 |
| 文件頁數(shù)： | 31/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4BA256I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
126
Lucent Technologies Inc.
Note: TPO is triggered when VDD reaches between 3.0 V to 4.0 V for the OR3Cxx and between 2.7 V and 3.0 V for the OR3Txxx.
Slave Parallel Mode
Power-on Reset Delay
CCLK Period
Configuration Latency (normal mode):
OR3C/T55
OR3C/T80
OR3T125
TPO
TCCLK
TCL
3.90
40.00
1.94
2.87
4.36
13.10
—
ms
ns
ms
Partial Reconfiguration (explicit mode):
OR3C/T55
OR3C/T80
OR3T125
TPR
1.72
2.04
2.48
—
s/frame
INIT
Timing
INIT
High to CCLK Delay:
Slave Parallel
Slave Serial
Master Serial:
(M3 = 1)
(M3 = 0)
Master Parallel:
(M3 = 1)
(M3 = 0)
TINIT_CCLK
1.00
0.50
4.80
1.00
—
3.40
2.00
16.20
3.60
s
Initialization Latency (PRGM high to INIT high):
OR3C/T55
OR3C/T80
OR3T125
TIL
0.30
0.36
0.45
1.00
1.20
1.50
ms
INIT
High to WR, Asynchronous Peripheral
TINIT_WR
2.00
—
s
Parameter
Symbol
Min
Max
Unit
Timing Characteristics (continued)
Table 59. General Configuration Mode Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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