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參數(shù)資料
| 型號： | OR3T165-4PS240I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1024 CLBS, 120000 GATES, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 28/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T165-4PS240I |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
123
Timing Characteristics (continued)
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
Shaded values are advance information and are valid for OR3Txxx devices only.
The FCLK delays are for a fully routed clock tree that uses the ExpressCLK input into the Fast Clock network. It includes both the input buffer
delay and the clock routing to the PFU CLK input. The delay will be reduced if any of the clock branches are not used.
Figure 76. Input to Fast Clock Setup/Hold Time
Table 57. OR3C/Txxx Input to Fast Clock Setup/Hold Time (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Output Not on Same Side of Device As Input Clock (Fast Clock Delays Using ExpressCLK Inputs)
Input to FCLK Setup Time (middle ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to FCLK Setup Time (middle ECLK pin,
delayed data input)
OR3C/T55
OR3C/T80
OR3T125
4.75
2.78
TBD
—
4.57
3.05
TBD
—
4.27
3.21
TBD
—
ns
Input to FCLK Setup Time (corner ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to FCLK Setup Time (corner ECLK pin,
delayed data input)
OR3C/T55
OR3C/T80
OR3T125
4.15
1.23
TBD
—
3.97
1.73
TBD
—
3.67
2.31
TBD
—
ns
Input to FCLK Hold Time (middle ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
5.29
5.63
TBD
—
4.13
4.51
TBD
—
3.11
3.73
TBD
—
ns
Input to FCLK Hold Time (middle ECLK pin,
delayed data input)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to FCLK Hold Time (corner ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
6.58
7.18
TBD
—
5.23
5.83
TBD
—
3.86
4.63
TBD
—
ns
Input to FCLK Hold Time (corner ECLK pin,
delayed data input)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
5-4847(F).b
Q
D
ECLK
CLKCNTRL
PIO FF
INPUT
FAST CLOCK
相關(guān)PDF資料 |
PDF描述 |
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