- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299576 > OR3T165-4PS240I FPGA, 1024 CLBS, 120000 GATES, PQFP240 PDF資料下載
參數(shù)資料
| 型號(hào)： | OR3T165-4PS240I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1024 CLBS, 120000 GATES, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 16/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T165-4PS240I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁當(dāng)前第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
112
Lucent Technologies Inc.
FPGA Side Timing (TJ = 85 °C, VDD = min)
User Start Delay (MPI_CLK falling to USTART)
User Start Clear Delay (MPI_CLK to USTART)
User End Delay (USTART low to UEND low)
Synchronous User Timing:
User End Setup (UEND to MPI_CLK)
Data Setup for Read (D[7:0] to MPI_CLK)
Data Hold for Read (D[7:0] from MPI_CLK)
Asynchronous User Timing:
User End to Read Data Delay (UEND to D[7:0])
Data Hold from User Start (low)
Interrupt Request Pulse Width
USTART_DEL
USTARTCLR_DEL
UEND_DEL
UEND_SET
RDS_SET
RDS_HLD
RDA_DEL
RDA_HLD
TUIRQ_PW
—
0.00
—
1.00
3.7
10.0
20.0
—
§
—
0.00
—
1.00
2.9
7.7
20.0
—
§
—
0.00
—
1.00
2.4
6.1
20.0
—
§
—
ns
* For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge when
MPI_STRB
is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1 may go
inactive before the end of the read/write cycle.
USTART_DEL is based on the falling clock edge.
See host microprocessor (PowerPC or i960) setup and hold time requirements.
§ Equals UEND_SET + MPI_ACK setup – RDS_SET.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
Timing information for configuration via the MPI can be found in Table 63 and Table 64.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Timing Characteristics (continued)
Table 48. Microprocessor Interface (MP I) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T165-4PS240 | FPGA, 1024 CLBS, 120000 GATES, PQFP240 |
| OR3T165-5B432 | FPGA, 1024 CLBS, 120000 GATES, PBGA432 |
| OR3T165-5B600 | FPGA, 1024 CLBS, 120000 GATES, PBGA600 |
| OR3T165-5BA352I | FPGA, 1024 CLBS, 120000 GATES, PBGA352 |
| OR3T165-5BA352 | FPGA, 1024 CLBS, 120000 GATES, PBGA352 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T20 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T20-4BA256I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T20-4S208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T20-4S240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T20-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。