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參數(shù)資料
| 型號： | OR3T125-4BA352 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, PBGA352 |
| 封裝： | PLASTIC, BGA-352 |
| 文件頁數(shù)： | 5/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4BA352 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
102
Lucent Technologies Inc.
Timing Characteristics (continued)
Table 41. Sequential PFU Timing Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Input Requirements
Clock Low Time
CLKL_MPW
3.36
—
2.07
—
1.16
—ns
Clock High Time
CLKH_MPW
1.61
—
1.06
—
0.70
—ns
Global S/R Pulse Width (GSRN)
GSR_MPW
3.36
—
2.07
—
1.16
—ns
Local S/R Pulse Width
LSR_MPW
3.36
—
2.07
—
1.16
—ns
Combinatorial Setup Times (TJ = +85 °C, VDD = min):
Four-input Variables to Clock (Kz[3:0] to CLK)*
Five-input Variables to Clock (F5[A:D] to CLK)
Data In to Clock (DIN[7:0] to CLK)
Carry-in to Clock, DIRECT to REGCOUT (CIN to CLK)
Clock Enable to Clock (CE to CLK)
Clock Enable to Clock (ASWE to CLK)
Local Set/Reset to Clock (SYNC) (LSR to CLK)
Data Select to Clock (SEL to CLK)
Two-level LUT to Clock (Kz[3:0] to CLK w/feedbk)*
Two-level LUT to Clock (F5[A:D] to CLK w/feedbk)
Three-level LUT to Clock (Kz[3:0] to CLK w/feedbk)*
Three-level LUT to Clock (F5[A:D] to CLK w/feedbk)
F4_SET
F5_SET
DIN_SET
CINDIR_SET
CE1_SET
CE2_SET
LSR_SET
SEL_SET
SWL2_SET
SWL2F5_SET
SWL3_SET
SWL3F5_SET
1.99
1.79
0.47
1.25
3.04
1.91
9.67
1.37
4.56
4.38
6.55
6.53
—
1.47
1.33
0.32
0.99
2.23
1.43
6.51
1.00
3.32
3.18
4.85
4.81
—
1.12
0.93
0.28
0.78
1.61
1.06
4.20
0.71
2.44
2.25
3.44
3.32
—
ns
Combinatorial Hold Times (TJ = all, VDD = all):
Data In (DIN[7:0] from CLK)
Carry-in from Clock, DIRECT to REGCOUT (CIN from CLK)
Clock Enable (CE from CLK)
Clock Enable from Clock (ASWE from CLK)
Local Set/Reset from Clock (sync) (LSR from CLK)
Data Select from Clock (SEL from CLK)
All Others
DIN_HLD
CINDIR_HLD
CE1_HLD
CE2_HLD
LSR_HLD
SEL_HLD
—
0.00
—
0.00
—
0.00
—
ns
Output Characteristics
Sequential Delays (TJ = +85 °C, VDD = min):
Local S/R (async) to PFU Out (LSR to Q[7:0], REGCOUT)
Global S/R to PFU Out (GSRN to Q[7:0], REGCOUT)
Clock to PFU Out—Register (CLK to Q[7:0], REGCOUT)
Clock to PFU Out—Latch (CLK to Q[7:0])
Transparent Latch (DIN[7:0] to Q[7:0])
LSR_DEL
GSR_DEL
REG_DEL
LTCH_DEL
LTCHD_DEL
—
7.02
5.21
2.38
2.51
2.73
—
5.29
3.90
1.75
1.88
2.10
—
3.79
2.76
1.26
1.33
1.56
ns
* Four-input variables’ (KZ[3:0]) setup times are valid for LUTs in both F4 (four-input LUT) and F5 (five-input LUT) modes.
ORCA Foundry may, in rare routing instances, report a slightly larger value for this parameter; in which case, ORCA Foundry results take
precedence.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The table shows worst-case delays. ORCA Foundry reports the delays for individual paths within a group of paths representing the same
timing parameter and may accurately report delays that are less than those listed.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T125-5B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-5B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T125-6B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-6B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T165-4B432 | FPGA, 1024 CLBS, 120000 GATES, PBGA432 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T125-4BC432I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4BC600I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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