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參數(shù)資料
| 型號(hào)： | OR3T125-4BA352 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, PBGA352 |
| 封裝： | PLASTIC, BGA-352 |
| 文件頁數(shù)： | 197/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T125-4BA352 |
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Lucent Technologies Inc.
87
Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Configuration Data Format (continued)
The length and number of data frames and information on the PROM size for the Series 3 FPGAs are given in
Bit Stream Error Checking
There are three different types of bit stream error checking performed in the
ORCA Series 3 FPGAs:
ID frame, frame alignment, and CRC checking.
The ID data frame is sent to a dedicated location in the FPGA. This ID frame contains a unique code for the device
for which it was generated. This device code is compared to the internal code of the FPGA. Any differences are
flagged as an ID error. This frame is automatically created by the bit stream generation program in
ORCA Foundry.
Each data and address frame in the FPGA begins with a frame start pair of bits and ends with eight stop bits set to
1. If any of the previous stop bits were a 0 when a frame start pair is encountered, it is flagged as a frame align-
ment error.
Error checking is also done on the FPGA for each frame by means of a checksum byte. If an error is found on eval-
uation of the checksum byte, then a checksum/parity error is flagged.
When any of the three possible errors occur, the FPGA is forced into an idle state, forcing INIT low. The FPGA will
remain in this state until either the RESET or PRGM pins are asserted.
If using either of the MPI modes to configure the FPGA, the specific type of bit stream error is written to one of the
MPI
registers by the FPGA configuration logic. The PGRM bit of the MPI control register can also be used to reset
out of the error condition and restart configuration.
Table 32. Configuration Frame Size
Devices
OR3T20
OR3T30
OR3C/T55
OR3C/T80
OR3T125
OR3T165
# of Frames
856
984
1240
1496
1880
2136
Data Bits/Frame
202
232
292
352
442
502
Configuration Data (# of
frames x # of data bits/frame)
172,912
228,288
362,080
526,592
830,960
1,072,272
Maximum Total # Bits/Frame
(align bits, 01 frame start, 8-bit
checksum, 8 stop bits)
224
256
312
376
464
520
Maximum Configuration Data
(# bits/frame x # of frames)
191,744
251,904
386,880
562,496
872,320
1,110,720
Maximum PROM Size (bits)
(add configuration header and
postamble)
191,912
252,072
387,048
562,664
872,488
1,110,888
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T125-5B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-5B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T125-6B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| OR3T125-6B600 | FPGA, 784 CLBS, 92000 GATES, PBGA600 |
| OR3T165-4B432 | FPGA, 1024 CLBS, 120000 GATES, PBGA432 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T125-4BC432I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4BC600I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T125-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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