參數(shù)資料
型號： OR2T04A-3S160I
廠商： Electronic Theatre Controls, Inc.
元件分類： FPGA
英文描述： Field-Programmable Gate Arrays
中文描述： 現(xiàn)場可編程門陣列
文件頁數(shù)： 150/192頁
文件大?。?/td> 3148K
代理商： OR2T04A-3S160I
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Data Sheet
June 1999
ORCA Series 2 FPGAs
150
Lucent Technologies Inc.
Timing Characteristics
(continued)
Notes:
The pin-to-pin timing information from ORCA Foundry version 9.2 and later is more accurate than this table. For earlier versions of ORCA
Foundry, the pin-to-pin timing parameters in this table should be used instead of results reported by ORCAFoundry.
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay, the clock routing to
the PFU CLK input, the clock
→
Q of the FF, and the delay through the output buffer. The delay will be reduced if any of the clock branches are
not used. The given timing requires that the input clock pin be located at one of the four center PICs on any side of the device and that the
direct FF
→
I/O routing be used.
If the clock pin is not located at one of the four center PICs, this delay must be increased by up to the following amounts:
OR2C/2T04A = 1.5%, OR2C/2T06A = 2.0%, OR2C/2T08A = 3.1%, OR2C/2T10A = 3.9%, OR2C/2T12A = 4.9%, OR2C/2T15A = 5.7%,
OR2C/2T26A = 8.1%, OR2C/2T40A = 12.5%.
Speed grades of -5, -6, and -7 are for OR2TxxA devices only.
Table 43A. OR2CxxA and OR2TxxA OR2CxxA/OR2TxxA Global Clock to Output Delay (Pin-to-Pin)—Output
on Same Side of the Device as the Clock Pin
OR2CxxA Commercial: V
DD
= 5.0 V ± 5%, 0 °C
≤
T
A
≤
70 °C; Industrial: V
DD
= 5.0 V ± 10%, –40 °C
≤
T
A
≤
+85 °C; C
L
= 50 pF.
OR2TxxA Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C; Industrial:
V
DD
= 3.0 V to 3.6 V,
–40
°C
≤
T
A
≤
+85 °C;
C
L
=
50 pF.
Description
(T
J
= 85 °C, V
DD
= min)
Device
Speed
Unit
-2
-3
-4
-5
-6
-7
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
11.7
11.8
11.9
12.0
12.1
12.2
12.3
12.7
13.9
14.0
14.1
14.2
14.3
14.4
14.5
14.9
15.7
15.8
15.9
16.0
16.1
16.2
16.3
16.7
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
10.3
10.4
10.5
10.6
10.7
10.8
11.0
11.4
12.5
12.6
12.7
12.8
12.9
13.0
13.2
13.6
14.7
14.8
14.9
15.0
15.1
15.2
15.3
15.7
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
9.8
9.9
10.0
10.1
10.2
10.3
10.5
10.8
11.7
11.8
11.9
12.0
12.1
12.2
12.3
12.6
13.7
13.8
13.9
14.0
14.1
14.2
14.3
14.6
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
8.6
8.7
8.8
8.9
9.0
9.1
9.2
9.5
10.0
10.1
10.2
10.3
10.4
10.5
10.6
10.9
13.1
13.2
13.3
13.4
13.5
13.6
13.7
14.0
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
—
—
—
—
—
8.3
8.4
8.6
—
—
—
—
—
9.5
9.6
9.8
—
—
—
—
—
12.1
12.2
12.4
Min
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Max
—
—
—
—
—
6.7
6.9
7.0
—
—
—
—
—
7.4
7.5
7.7
—
—
—
—
—
10.0
10.7
10.9
CLK Input Pin
→
OUTPUT Pin
(Fast)
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C/2T06A
OR2C/2T08A
OR2C/2T10A
OR2C/2T12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
CLK Input Pin
→
OUTPUT Pin
(Slewlim)
CLK Input Pin
→
OUTPUT Pin
(Sinklim)
相關PDF資料
PDF描述
OR2T04A-3S208 Field-Programmable Gate Arrays
OR2T04A-3S208I Ceramic Chip Capacitors / MIL-PRF-55681; Capacitance [nom]: 100pF; Working Voltage (Vdc)[max]: 100V; Capacitance Tolerance: +/-10%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 1206; Termination: Solder Coated SnPb; Body Dimensions: 0.125" x 0.062" x 0.051"; Container: Bag; Features: MIL-PRF-55681: S Failure Rate
OR2T04A-3S84 Field-Programmable Gate Arrays
OR2T04A-3S84I Field-Programmable Gate Arrays
OR2T04A-4BA208 Field-Programmable Gate Arrays
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