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參數(shù)資料
| 型號： | MT9V011P11ST |
| 廠商： | Micron Technology, Inc. |
| 英文描述： | 1/4-INCH VGA CMOS ACTIVE-PIXEL DIGITAL IMAGE SENSOR |
| 中文描述： | 4英寸顯卡的CMOS有源像素的數(shù)字圖像傳感器 |
| 文件頁數(shù)： | 9/33頁 |
| 文件大?。?/td> | 537K |
| 代理商： | MT9V011P11ST |
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1/4-INCH VGA CMOS ACTIVE-PIXEL
DIGITAL IMAGE SENSOR
Preliminary
09005aef80c6407f
MT9V011_external_DS_2.fm - Rev. A 8/04 EN
Micron Technology, Inc., reserves the right to change products or specifications without notice.
9
2004 Micron Technology, Inc.
Output Data Timing
The data output of the MT9V011 is synchronized
with the PIXCLK output. When LINE_VALID is HIGH,
one 10-bit pixel datum is output every PIXCLK period.
Figure 7: Timing Example of Pixel Data
The rising edges of the PIXCLK signal are nominally
timed to occur one-half of a master clock period after
the D
OUT
edges. This allows PIXCLK to be used as a
clock to latch the data. The PIXCLK is HIGH for one
complete master clock period and then LOW for one
complete master clock period. It is continuously
enabled, even during the blanking period. The
MT9V011 can be programmed to move the PIXCLK
edge relative to the D
OUT
transitions from +1 to -1
master clock, in steps of one-half of a master clock.
This can be achieved by programming the corre-
sponding bits in Reg0x07.
The parameters P A, and Q in Figure 8 are defined
in Table 3.
Figure 8: Row Timing and FRAME_VALID/LINE_VALID Signals
LINE_VALID
PIXCLK
D
OUT9
-D
OUT0
. . . .
. . . .
. . . .
. . . .
(P0
(P1
(P2
(P3
(P4
Pn-1
(Pn
Valid Image Data
Blanking
Blanking
P
A
Q
A
Q
A
P
. . .
. . .
. . .
Number of master clocks
FRAME_VALID
LINE_VALID
相關(guān)PDF資料 |
PDF描述 |
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| MTCF004A | 4Mb CompactFlash Card(4MB閃速存儲器卡) |
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| MTPH106K035P1A | Wet Tantalum Capacitors |
| MTPH106K060P1B | Wet Tantalum Capacitors |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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