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參數(shù)資料
| 型號： | MT90503AG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | CLIP, STRAIN RELIEF, 50WAY; For use with:820 Series Tripolarized Wiremount Sockets; Ways, No. of:50; Material:Metal; Connector type:Strain Relief RoHS Compliant: Yes |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA503 |
| 封裝： | 40 X 40 MM, 2.33 MM HEIGHT, PLASTIC, MS-034, BGA-503 |
| 文件頁數(shù)： | 1/233頁 |
| 文件大小： | 1341K |
| 代理商： | MT90503AG |
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Zarlink Semiconductor Inc.
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.
Copyright 2003-2004, Zarlink Semiconductor Inc. All Rights Reserved.
Features
AAL1 Segmentation and Reassembly device
capable of simultaneously processing up to 2048
bidirectional VCs
AAL1 cell format for "Structured DS1/E1 N x
64kbps Service" as per ATM Forum AF-VTOA-
0078.000 "Circuit Emulation Services
Interoperability Specifications" (Nx64 Basic
Service, DS1 Nx64 Service with CAS, and E1
Nx64 Service with CAS)
Two UTOPIA ports (Level 2, 16-bit, 50 MHz) with
loopback function for dual fibre ring applications
Third UTOPIA port for connection to an external
AAL5 SAR processor, or for chaining multiple
MT90503 or other SAR or IMA devices
Flexible aggregation capabilities (Nx64) to allow
any combination of 64 Kbps
TDM bus provides 32 bidirectional serial TDM
streams at 2.048, 4.096, or 8.192 Mbps for up to
4096 TDM 64 Kbps channels
Compatible with H.100 and H.110 interfaces
TDM to ATM transmission latency less than 250
μ
s
Support for clock recovery - Adaptive Clock
Recovery, Synchronous Residual Time Stamp
(SRTS) or external
Support master and slave TDM bus clock
operation
8- or 16-bit microprocessor port, configurable to
Motorola or Intel timing
Master clock rate up to 80 MHz
Single power supply device (3.3V)
IEEE 1149 (JTAG) interface
December 2004
Ordering Information
MT90503AG
503 Pin PBGA
For temperature range, see page 207.
MT90503
2048VC AAL1 SAR
Data Sheet
Figure 1 - Functionl Block Diagram
TDM
Module
Clock
Recovery
Submodule
Data Memory
Controller
Data Memory
(external SSRAM)
CPU Module
Registers
Control Memory
Controller
Control Memory
(external SSRAM)
RX_SAR
Module
TX_SAR
Module
UTOPIA
Module
Port
A
Port
B
Port
C
Boundary
Scan Logic
Address bus and 8- or
16-bit Data bus
RXA Port
TXA Port
RXB Port
TXB Port
RXC Port
TXC Port
JTAG
Interface
Clock Signals
H.100/
H.110
TDM Bus
4096 x
64kbps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90520 | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT9072 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT9072AV | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT90520 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:8-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90520AG | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90520AG2 | 制造商:Microsemi Corporation 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:ATM SAR 2.048MBPS 2.5V CBR 456BGA - Trays |
| MT90528 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
| MT90528AG | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:28-Port Primary Rate Circuit Emulation AAL1 SAR |
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