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參數資料
| 型號： | MT54W4MH9B-5 |
| 廠商： | Micron Technology, Inc. |
| 英文描述： | 36Mb QDR⑩II SRAM 2-WORD BURST |
| 中文描述： | ⑩分配36MB四年防務審查II SRAM的2字爆 |
| 文件頁數： | 18/27頁 |
| 文件大?。?/td> | 302K |
| 代理商： | MT54W4MH9B-5 |
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4 MEG x 8, 4 MEG x 9, 2 MEG x 18, 1 MEG x 36
1.8V V
DD
, HSTL, QDRIIb2 SRAM
ADVANCE
36Mb: 1.8V V
DD
, HSTL, QDRIIb2 SRAM
MT54W2MH18B_A.fm - Rev 9/02
Micron Technology, Inc., reserves the right to change products or specifications without notice.
18
2002, Micron Technology Inc.
Figure 6
READ/WRITE Timing
3
NOTE:
1. Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following
A0, i.e., A0 + 1.
2. Outputs are disabled (High-Z) one clock cycle after a NOP.
3. In this example, if address A0 = A1, then data Q00 = D10, Q01 = D11. Write data is forwarded immediately as read results.
K
1
2
3
4
5
8
10
6
7
K#
R#
W#
A
Q
D
C
C#
A0
READ
READ
WRITE
WRITE
WRITE
tKHKL
tKHK#H
tKHCH
tCHQV
tKLKH
tKHKH
t
tKHIX
tAVKHtKHAX
tDVKH
tKHDX
tKHCH
NOP
DON’T CARE
UNDEFINED
tCHQX1
tCHQZ
IVKH
tKHKL
tKLKH
tAVKHtKHAX
D30
D50
D51
D61
tDVKH
tKHDX
READ
WRITE
(Note 2)
NOP
Q00
Q01
Q20
tCHQV
tCHQX
tKHK#H
tKHKH
9
A6
A5
A3
A4
A1
A2
Q21
Q40
Q41
D31
D11
D10
D60
tCQHQV
tCHQX
CQ
CQ#
tCHCQV
tCHCQX
tCHCQV
tCHCQX
(Note 1)
(Note 3)
相關PDF資料 |
PDF描述 |
|---|---|
| MT54W4MH9B-6 | 36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9B-7.5 | 36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-4 | 36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-5 | 36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-6 | 36Mb QDR⑩II SRAM 2-WORD BURST |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MT54W4MH9B-6 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9B-7.5 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-4 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-5 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:36Mb QDR⑩II SRAM 2-WORD BURST |
| MT54W4MH9BF-6 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:36Mb QDR⑩II SRAM 2-WORD BURST |
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