參數(shù)資料
型號： MSC7118VF1200
廠商： Freescale Semiconductor
文件頁數(shù)： 31/60頁
文件大?。?/td> 0K
描述： DSP 16BIT W/DDR CTRLR 400-MAPBGA
標準包裝： 90
系列： StarCore
類型： 定點
接口： 主機接口，I²C，UART
時鐘速率： 300MHz
非易失內存： ROM（8 kB）
芯片上RAM： 464kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA
供應商設備封裝： 400-MAPBGA（17x17）
包裝： 托盤
MSC7118 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 7
Freescale Semiconductor
37
2.5.12
JTAG Signals
Table 27. JTAG Timing
No.
Characteristics
All frequencies
Unit
Min
Max
700
TCK frequency of operation (1/(T
C ×
3)
Note:
TC = 1/CLOCK which is the period of the core clock. The TCK
frequency must less than 1/3 of the core frequency with an absolute
maximum limit of 40 MHz.
0.0
40.0
MHz
701
TCK cycle time
25.0
—
ns
702
TCK clock pulse width measured at VM = 1.6 V
11.0
—
ns
703
TCK rise and fall times
0.0
3.0
ns
704
Boundary scan input data set-up time
5.0
—
ns
705
Boundary scan input data hold time
14.0
—
ns
706
TCK low to output data valid
0.0
20.0
ns
707
TCK low to output high impedance
0.0
20.0
ns
708
TMS, TDI data set-up time
5.0
—
ns
709
TMS, TDI data hold time
14.0
—
ns
710
TCK low to TDO data valid
0.0
24.0
ns
711
TCK low to TDO high impedance
0.0
10.0
ns
712
TRST assert time
100.0
—
ns
Note:
All timings apply to OCE module data transfers as the OCE module uses the JTAG port as an interface.
Figure 22. Test Clock Input Timing Diagram
TCK
(Input)
VM
VIH
VIL
701
702
703
相關PDF資料
PDF描述
VI-24V-EU CONVERTER MOD DC/DC 5.8V 200W
MIC384-0BM TR IC SUPERVSR THERM LOC/REM 8SOIC
VI-213-EU CONVERTER MOD DC/DC 24V 200W
TCJW686M006R0070 CAP TANT 68UF 6.3V 20% 2312
TBJE156K050LBSB0024 CAP TANT 15UF 50V 10% 2917
相關代理商/技術參數(shù)
參數(shù)描述
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MSC7119VM1200 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC FASTSTAR DSP RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
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