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參數資料
| 型號： | MSC7118VF1200 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 17/60頁 |
| 文件大小： | 0K |
| 描述： | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| 標準包裝： | 90 |
| 系列： | StarCore |
| 類型： | 定點 |
| 接口： | 主機接口，I²C，UART |
| 時鐘速率： | 300MHz |
| 非易失內存： | ROM（8 kB） |
| 芯片上RAM： | 464kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-LFBGA |
| 供應商設備封裝： | 400-MAPBGA（17x17） |
| 包裝： | 托盤 |
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MSC7118 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 7
Electrical Characteristics
Freescale Semiconductor
24
2.5.3
Reset Timing
The MSC7118 device has several inputs to the reset logic. All MSC7118 reset sources are fed into the reset controller, which
takes different actions depending on the source of the reset. The reset status register indicates the most recent sources to cause
a reset. Table 14 describes the reset sources.
Table 15 summarizes the reset actions that occur as a result of the different reset sources.
2.5.3.1
Power-On Reset (PORESET) Pin
Asserting PORESET initiates the power-on reset flow. PORESET must be asserted externally for at least 16 CLKIN cycles after
external power to the MSC7118 reaches at least 2/3 VDD.
Table 14. Reset Sources
Name
Direction
Description
Power-on reset
(PORESET)
Input
Initiates the power-on reset flow that resets the MSC7118 and configures various attributes of the
MSC7118. On PORESET, the entire MSC7118 device is reset. SPLL and DLL states are reset,
HRESET is driven, the SC1400 extended core is reset, and system configuration is sampled. The
system is configured only when PORESET is asserted.
External Hard
reset (HRESET)
Input/ Output
Initiates the hard reset flow that configures various attributes of the MSC7118. While HRESET is
asserted, HRESET is an open-drain output. Upon hard reset, HRESET is driven and the SC1400
extended core is reset.
Software
watchdog reset
Internal
When the MSC7118 watchdog count reaches zero, a software watchdog reset is signalled. The
enabled software watchdog event then generates an internal hard reset sequence.
Bus monitor
reset
Internal
When the MSC7118 bus monitor count reaches zero, a bus monitor hard reset is asserted. The
enabled bus monitor event then generates an internal hard reset sequence.
JTAG EXTEST,
CLAMP, or
HIGHZ command
Internal
When a Test Access Port (TAP) executes an EXTEST, CLAMP, or HIGHZ command, the TAP logic
asserts an internal reset signal that generates an internal soft reset sequence.
Table 15. Reset Actions for Each Reset Source
Reset Action/Reset Source
Power-On Reset
(PORESET)
Hard Reset
(HRESET)
Soft Reset
(SRESET)
External only
External or
Internal (Software
Watchdog or Bus
Monitor)
JTAG Command:
EXTEST, CLAMP,
or HIGHZ
Configuration pins sampled (refer to Section 2.5.3.1 for
details).
Yes
No
PLL and clock synthesis states Reset
Yes
No
HRESET Driven
Yes
No
Software watchdog and bus time-out monitor registers
Yes
Clock synthesis modules (STOPCTRL, HLTREQ, and
HLTACK) reset
Yes
Extended core reset
Yes
Peripheral modules reset
Yes
相關PDF資料 |
PDF描述 |
|---|---|
| VI-24V-EU | CONVERTER MOD DC/DC 5.8V 200W |
| MIC384-0BM TR | IC SUPERVSR THERM LOC/REM 8SOIC |
| VI-213-EU | CONVERTER MOD DC/DC 24V 200W |
| TCJW686M006R0070 | CAP TANT 68UF 6.3V 20% 2312 |
| TBJE156K050LBSB0024 | CAP TANT 15UF 50V 10% 2917 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MSC7118VM1200 | 功能描述:DSP 16BIT W/DDR CTRLR 400-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:StarCore 標準包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，FCBGA 供應商設備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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| MSC7119_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Low-Cost 16-bit DSP with DDR Controller and 10/100 Mbps Ethernet MAC |
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