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參數(shù)資料
| 型號： | MPC97H74AER2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/13頁 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 1:14 3.3V 52-LQFP |
| 標準包裝： | 1,500 |
| 類型： | PLL 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:14 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 125MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 52-LQFP |
| 供應商設(shè)備封裝： | 52-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
MPC97H74 REVISION 5 JANUARY 9, 2013
10
2013 Integrated Device Technology, Inc.
MPC97H74 Data Sheet
3.3 V 1:14 LVCMOS PLL CLOCK GENERATOR
Figure 13. Output-to-Output Skew tSK(O)
Figure 14. Propagation Delay (t(), Static Phase
Offset) Test Reference
Figure 15. Output Duty Cycle (DC)
The pin-to-pin skew is defined as the worst case difference in
propagation delay between any similar delay path within a
single device
The time from the PLL controlled edge to the non controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
VCC
VCC 2
GND
tP
t0
DC = tP/t0 x 100%
VCC
VCC 2
GND
VCC
VCC 2
GND
t()
CCLKx
FB_IN
tJIT() = |t0 – t1mean|
CCLKx
FB_IN
The deviation in t0 for a controlled edge with respect to a t0
mean in a random sample of cycles
Figure 16. I/O Jitter
Figure 17. Cycle-to-Cycle Jitter
Figure 18. Period Jitter
The variation in cycle time of a signal between adjacent cycles,
over a random sample of adjacent cycle pairs
The deviation in cycle time of a signal with respect to the ideal
period over a random sample of cycles
tN
tJIT(CC) = |tN – tN + 1|
tN+1
tJIT(PER) = |tN – (1 f0)|
t0
tF
tR
VCC = 3.3 V
2.4
0.55
Figure 19. Output Transition Time Test Reference
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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