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參數(shù)資料
| 型號： | MPC961PACR2 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER ZD 1:18 PLL 32-LQFP |
| 標準包裝： | 2,000 |
| 類型： | 零延遲緩沖器 |
| PLL： | 是 |
| 輸入： | LVPECL |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:17 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
MPC961P REVISION 5 JANUARY 8, 2013
5
2013 Integrated Device Technology, Inc.
MPC961P Data Sheet
LOW VOLTAGE ZERO DELAY BUFFER
Table 7. AC Characteristics (VCC = 2.5 V 5%, TA = –40° to 85°C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fREF
Input Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
fMAX
Maximum Output Frequency
F_RANGE = 0
F_RANGE = 1
100
50
200
100
MHz
fREFDC
Reference Input Duty Cycle
25
75
%
t()
Propagation Delay(2)
CCLK to FB_IN
(static phase offset)
2. tPD applies for VCMR = VCC –1.3 V and VPP = 800 mV.
–50
175
ps
PLL locked
tsk(O)
Output-to-Output Skew(3)
3. Refer to APPLICATIONS INFORMATION for part-to-part skew calculation.
90
150
ps
DCO
Output Duty Cycle
F_RANGE = 0
F_RANGE = 1
40
45
50
60
55
%
tr, tf
Output Rise/Fall Time
0.1
1.0
ns
0.6 to 1.8 V
tPLZ,HZ
Output Disable Time
10
ns
tPZL,LZ
Output Enable Time
10
ns
tJIT(CC)
Cycle-to-Cycle Jitter
RMS (1
)(4)
4. Refer to APPLICATIONS INFORMATION for calculation for other confidence factors than 1
15
ps
tJIT(PER)
Period Jitter
RMS (1
)
7.0
10
ps
tJIT()
I/O Phase Jitter
RMS (1
)F_RANGE = 0
F_RANGE = 1
0.0015
T
0.0010
T
T = Clock Signal
Period
tlock
Maximum PLL Lock Time
10
ms
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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