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參數資料
| 型號： | MPC8568VTAQGG |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 78/139頁 |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC III 1023-PBGA |
| 標準包裝： | 24 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.0GHz |
| 電壓： | 1.1V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 1023-BBGA，FCBGA |
| 供應商設備封裝： | 1023-FCPBGA（33x33） |
| 包裝： | 托盤 |
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MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
43
Ethernet Interface and MII Management
Figure 22 shows the MII management AC timing diagram.
Figure 22. MII Management Interface Timing Diagram
MDC period
tMDC
400
—
ns
2
MDC clock pulse width high
tMDCH
32
—
ns
—
MDC to MDIO delay
tMDKHDX
(16*tplb_clk)-3
(16*tplb_clk)+3
ns
3, 5
MDIO to MDC setup time
tMDDVKH
5—
ns
—
MDIO to MDC hold time
tMDDXKH
0—
ns
—
MDC rise time
tMDCR
—10
ns
4
MDC fall time
tMDCF
—10
ns
4
Note:
1. The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state)
(reference)(state) for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example,
tMDKHDX symbolizes management data timing (MD) for the time tMDC from clock reference (K) high (H) until data
outputs (D) are invalid (X) or data hold time. Also, tMDDVKH symbolizes management data timing (MD) with respect
to the time data input signals (D) reach the valid state (V) relative to the tMDC clock reference (K) going to the high
(H) state or setup time. For rise and fall times, the latter convention is used with the appropriate letter: R (rise) or F
(fall).
2. IEEE 802.3 standard specifies that the max MDC frequency to be 2.5MHz. The frequency is programmed through
MIIMCFG[MgmtClk].
3. This parameter is dependent on the platform clock speed. The delay is equal to 16 platform clock periods +/-3ns. With a
platform clock of 333MHz, the min/max delay is 48ns +/- 3ns.
4. Guaranteed by design
5. tplb_clk is the platform (CCB) clock period.
6. MDC to MDIO data valid tMDKHDV is a function of clock period and max delay time (tMDKHDX). (Min Setup time = Cycle
time – Max delay).
Table 38. MII management AC timing specifications (continued)
Parameters
Symbol
Min
Max
Unit
Notes
相關PDF資料 |
PDF描述 |
|---|---|
| ACB106DHAS-S621 | EDGECARD 212POS DIP R/A .050 SLD |
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相關代理商/技術參數 |
參數描述 |
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| MPC8568VTAUJJ | 功能描述:微處理器 - MPU 8568 1.33GHz Non Encrypt RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8569CVTANKGB | 功能描述:數字信號處理器和控制器 - DSP, DSC 8569 XT 800/600/400 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MPC8569CVTAQLJB | 功能描述:數字信號處理器和控制器 - DSP, DSC 8569 XT 1067/667/533 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MPC8569ECVTANKGB | 功能描述:數字信號處理器和控制器 - DSP, DSC 8569E XT 800/600/400 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
| MPC8569ECVTAQLJB | 功能描述:數字信號處理器和控制器 - DSP, DSC 8569E XT1067/667/533 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數據總線寬度:16 bit 程序存儲器大小:16 KB 數據 RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數量:35 定時器數量:3 設備每秒兆指令數:50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT |
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