參數(shù)資料
型號： MPC8533VTARJA
廠商： Freescale Semiconductor
文件頁數(shù)： 48/112頁
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描述： MPU POWERQUICC 783-PBGA
標(biāo)準(zhǔn)包裝： 36
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 1.067GHz
電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
封裝/外殼： 783-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
40
Freescale Semiconductor
Local Bus
10.2
Local Bus AC Electrical Specifications
Table 40 describes the general timing parameters of the local bus interface at BVDD = 3.3 V. For
information about the frequency range of local bus see Section 19.1, “Clock Ranges.”
High-level output voltage
(BVDD = min, IOH = –2 mA)
VOH
1.35
—
V
—
Low-level output voltage
(BVDD = min, IOL = 2mA)
VOL
—0.45
V
—
Table 40. Local Bus General Timing Parameters (BVDD = 3.3 V)—PLL Enabled
Parameter
Symbol1
Min
Max
Unit
Notes
Local bus cycle time
tLBK
7.5
12
ns
2
Local bus duty cycle
tLBKH/tLBK
43
57
%
—
LCLK[n] skew to LCLK[m] or LSYNC_OUT
tLBKSKEW
—
150
ps
7, 8
Input setup to local bus clock (except LUPWAIT)
tLBIVKH1
2.5
—
ns
3, 4
LUPWAIT input setup to local bus clock
tLBIVKH2
1.85
—
ns
3, 4
Input hold from local bus clock (except LUPWAIT)
tLBIXKH1
1.0
—
ns
3, 4
LUPWAIT input hold from local bus clock
tLBIXKH2
1.0
—
ns
3, 4
LALE output transition to LAD/LDP output transition
(LATCH setup and hold time)
tLBOTOT
1.5
—
ns
6
Local bus clock to output valid (except LAD/LDP and LALE)
tLBKHOV1
—2.9
ns
—
Local bus clock to data valid for LAD/LDP
tLBKHOV2
—2.8
ns
—
Local bus clock to address valid for LAD
tLBKHOV3
—2.7
ns
3
Local bus clock to LALE assertion
tLBKHOV4
—2.7
ns
3
Output hold from local bus clock (except LAD/LDP and
LALE)
tLBKHOX1
0.7
—
ns
3
Output hold from local bus clock for LAD/LDP
tLBKHOX2
0.7
—
ns
3
Local bus clock to output high Impedance (except
LAD/LDP and LALE)
tLBKHOZ1
—2.5
ns
5
Table 39. Local Bus DC Electrical Characteristics (1.8 V DC) (continued)
Parameter
Symbol
Min
Max
Unit
Notes
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PDF描述
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IDT7025S15PF8 IC SRAM 128KBIT 15NS 100TQFP
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參數(shù)描述
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