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參數(shù)資料
| 型號： | MPC8360EA-MDS-PB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 24/102頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT APPLICATION DEV 8360 SYSTEM |
| 標準包裝： | 1 |
| 系列： | PowerQUICC II™ PRO |
| 類型： | MPU |
| 適用于相關(guān)產(chǎn)品： | MPC8360EA |
| 所含物品： | 板 |
| 相關(guān)產(chǎn)品： | MPC8360ZUALFHA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360ZUAJDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360ZUAGDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360VVALFHA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360VVAJDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360VVAGDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360EZUALFHA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360EZUAJDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360EZUAGDGA-ND - IC MPU POWERQUICC II PRO 740TBGA MPC8360EVVALFHA-ND - IC MPU POWERQUICC II PRO 740TBGA 更多... |
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MPC8360E/MPC8358E PowerQUICC II Pro Processor Revision 2.x TBGA Silicon Hardware Specifications, Rev. 5
28
Freescale Semiconductor
GMII, MII, RMII, TBI, RGMII, and RTBI AC Timing Specifications
8.2.1.2
GMII Receive AC Timing Specifications
This table provides the GMII receive AC timing specifications.
This figure shows the GMII receive AC timing diagram.
Figure 11. GMII Receive AC Timing Diagram
Table 28. GMII Receive AC Timing Specifications
At recommended operating conditions with LVDD/OVDD of 3.3 V ± 10%.
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tGRX
—8.0
—
ns
—
RX_CLK duty cycle
tGRXH/tGRX
40
—
60
%
—
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tGRDVKH
2.0
—
ns
—
RXD[7:0], RX_DV, RX_ER hold time to RX_CLK
tGRDXKH
0.2
—
ns
RX_CLK clock rise time, (20% to 80%)
tGRXR
——
1.0
ns
—
RX_CLK clock fall time, (80% to 20%)
tGRXF
——
1.0
ns
—
Notes:
1. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tGRDVKH symbolizes GMII
receive timing (GR) with respect to the time data input signals (D) reaching the valid state (V) relative to the tRX clock
reference (K) going to the high state (H) or setup time. Also, tGRDXKL symbolizes GMII receive timing (GR) with respect to
the time data input signals (D) went invalid (X) relative to the tGRX clock reference (K) going to the low (L) state or hold time.
Note that, in general, the clock reference symbol representation is based on three letters representing the clock of a
particular functional. For example, the subscript of tGRX represents the GMII (G) receive (RX) clock. For rise and fall times,
the latter convention is used with the appropriate letter: R (rise) or F (fall).
2. In rev. 2.0 silicon, due to errata, tGRDXKH minimum is 0.5 which is not compliant with the standard. Refer to Errata
QE_ENET18 in Chip Errata for the MPC8360E, Rev. 1.
RX_CLK
RXD[7:0]
tGRDXKH
tGRX
tGRXH
tGRXR
tGRXF
tGRDVKH
RX_DV
RX_ER
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