參數(shù)資料
型號： MPC5566MZP144
廠商： Freescale Semiconductor
文件頁數(shù)： 42/66頁
文件大?。?/td> 0K
描述： IC MCU 32BIT 3MB FLASH 416PBGA
標準包裝： 200
系列： MPC55xx Qorivva
核心處理器： e200z6
芯體尺寸： 32-位
速度： 144MHz
連通性： CAN，EBI/EMI，以太網(wǎng)，SCI，SPI
外圍設(shè)備： DMA，POR，PWM，WDT
輸入/輸出數(shù)： 256
程序存儲器容量： 3MB（3M x 8）
程序存儲器類型： 閃存
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.35 V ~ 1.65 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 40x12b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 416-BBGA
包裝： 托盤
Electrical Characteristics
MPC5566 Microcontroller Data Sheet, Rev. 3
Freescale
47
3.14.2
MII FEC Transmit Signal Timing
FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER, FEC_TX_CLK
The transmitter functions correctly up to the FEC_TX_CLK maximum frequency of 25 MHz plus one
percent. There is no minimum frequency requirement. In addition, the processor clock frequency must
exceed twice the FEC_TX_CLK frequency.
The transmit outputs (FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER) can be programmed to transition
from either the rising- or falling-edge of TX_CLK, and the timing is the same in either case. These options
allow the use of non-compliant MII PHYs.
Refer to the Fast Ethernet Controller (FEC) chapter of the device reference manual for details of this option
and how to enable it.
Table 29 lists MII FEC transmit channel timings.
Figure 29 shows MII FEC transmit signal timings listed in Table 29.
Figure 29. MII FEC Transmit Signal Timing Diagram
Table 29. MII FEC Transmit Signal Timing
Spec
Characteristic
Min.
Max
Unit
5
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER invalid
5
—
ns
6
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER valid
—
25
ns
7
FEC_TX_CLK pulse-width high
35%
65%
FEC_TX_CLK period
8
FEC_TX_CLK pulse-width low
35%
65%
FEC_TX_CLK period
6
FEC_TX_CLK (input)
FEC_TXD[3:0] (outputs)
FEC_TX_EN
FEC_TX_ER
5
7
8
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PDF描述
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