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參數(shù)資料
| 型號： | ML671000 |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 24 MHz, RISC MICROCONTROLLER, PQFP128 |
| 封裝： | 14 X 20 MM, 0.50 MM PITCH, PLASTIC, QFP-128 |
| 文件頁數(shù)： | 111/303頁 |
| 文件大小： | 1395K |
| 代理商： | ML671000 |
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ML671000 User’s Manual
Chapter 11 Universal Serial Bus Device Controller (USBC)
11-11
If both transmit packet ready bits for the paired FIFO buffers are "1," EP2TRDY (or EP3TRDY) is
also "1." The bits return to "0" when an ACK from the host indicates that the data for a FIFO buffer
was sent successfully.
EP3RRDY: EP3 receive packet ready
This flag goes to "1" when endpoint 3 has successfully received a data packet.
Writing "1" to this bit resets it to "0." Always read the receive data from the FIFO
buffer first, however.
If the endpoint 3 is receiving, and the EP3PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition to "1" produces an EP3 packet ready interrupt.
EP2RRDY: EP2 receive packet ready
This flag goes to "1" when endpoint 2 has successfully received a data packet.
Writing "1" to this bit resets it to "0." Always read the receive data from the FIFO
buffer first, however.
If the endpoint 2 is receiving, and the EP2PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition to "1" produces an EP2 packet ready interrupt.
EP1RRDY: EP1 receive packet ready
This flag goes to "1" when endpoint 1 has successfully received a data packet.
Writing "1" to this bit resets it to "0." Always read the receive data from the FIFO
buffer first, however.
If the endpoint 1 is receiving, and the EP1PRIE bit in interrupt enable register 1
(INTENBL1) is "1," the transition to "1" produces an EP1 packet ready interrupt.
EP0RRDY: EP0 receive packet ready
This flag goes to "1" when endpoint 0 has successfully received a data packet.
Writing "1" to this bit resets it to "0." Always read the receive data from the FIFO
buffer first, however.
If the EP0PRIE bit in interrupt enable register 1 (INTENBL1) is "1," the transition to
"1" produces an EP0 packet ready interrupt.
Resetting a receive packet ready bit to "0" without reading the receive data discards the data from
the FIFO buffer. Reading the receive data and then not resetting the receive packet ready bit to "0"
blocks receive operations for subsequent packets.
Endpoints 2 and 3 has paired FIFO buffers.
Each FIFO buffer has its own receive packet ready bit. Writing "1" to EP2RRDY (EP3RRDY) resets
the receive packet ready bits for the FIFO buffers containing receive data to "0."
If either receive packet ready bit for the two FIFO buffers is "1," EP2RRDY(EP3RRDY) is "1." The
bits return to "0" only when both receive packet ready bits are "0."
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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