參數(shù)資料
型號： MEGA128CAN
廠商： Atmel Corp.
英文描述： Microcontroller WITH 128K BYTES OF ISP FLASH AND CAN CONTROLLER
中文描述： 微控制器集成有128KB的ISP的FLASH和CAN控制器字節(jié)
文件頁數(shù)： 91/413頁
文件大?。?/td> 5488K
代理商： MEGA128CAN
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91
AT90CAN128
4250E–CAN–12/04
Timer/Counter3/1/0 Prescalers
Timer/Counter3, Timer/Counter1 and Timer/Counter0 share the same prescaler mod-
ule, but the Timer/Counters can have different prescaler settings. The description below
applies to both Timer/Counter3, Timer/Counter1 and Timer/Counter0.
Overview
Most bit references in this section are written in general form. A lower case “n” replaces
the Timer/Counter number.
Internal Clock Source
The Timer/Counter can be clocked directly by the system clock (by setting the
CSn2:0 = 1). This provides the fastest operation, with a maximum Timer/Counter clock
frequency equal to system clock frequency (f
CLK_I/O
). Alternatively, one of four taps from
the prescaler can be used as a clock source. The prescaled clock has a frequency of
either f
CLK_I/O
/8, f
CLK_I/O
/64, f
CLK_I/O
/256, or f
CLK_I/O
/1024.
Prescaler Reset
The prescaler is free running, i.e., operates independently of the Clock Select logic of
the Timer/Counter, and it is shared by Timer/Counter3, Timer/Counter1 and
Timer/Counter0. Since the prescaler is not affected by the Timer/Counter’s clock select,
the state of the prescaler will have implications for situations where a prescaled clock is
used. One example of prescaling artifacts occurs when the timer is enabled and clocked
by the prescaler (6 > CSn2:0 > 1). The number of system clock cycles from when the
timer is enabled to the first count occurs can be from 1 to N+1 system clock cycles,
where N equals the prescaler divisor (8, 64, 256, or 1024).
It is possible to use the prescaler reset for synchronizing the Timer/Counter to program
execution. However, care must be taken if the other Timer/Counter that shares the
same prescaler also uses prescaling. A prescaler reset will affect the prescaler period
for all Timer/Counters it is connected to.
External Clock Source
An external clock source applied to the T3/T1/T0 pin can be used as Timer/Counter
clock (clk
T3
/clk
T1
/clk
T0
). The T3/T1/T0 pin is sampled once every system clock cycle by
the pin synchronization logic. The synchronized (sampled) signal is then passed through
the edge detector. Figure 35 shows a functional equivalent block diagram of the
T3/T1/T0 synchronization and edge detector logic. The registers are clocked at the pos-
itive edge of the internal system clock (
clk
I/O
). The latch is transparent in the high period
of the internal system clock.
The edge detector generates one clk
T3
/clk
T1
/clk
T0
pulse for each positive (CSn2:0 = 7)
or negative (CSn2:0 = 6) edge it detects.
Figure 35.
T3/T1/T0 Pin Sampling
The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system
clock cycles from an edge has been applied to the T3/T1/T0 pin to the counter is
updated.
Tn_sync
(To Clock
Select Logic)
Edge Detector
Synchronization
D
Q
D
Q
LE
D
Q
Tn
clk
I/O
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PDF描述
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MF-10KDS-R13-070 CAP 60UF 5.5V +80-20% SUPERCAP THRUHOLE ULTRA-LOWESR HIGH-PWR
MF-10KDS-R13-071 CAPACITOR, BESTCAP 60 MILLI FARAD 5.5V CAPACITOR, BESTCAP 60 MILLI FARAD 5.5V; CAPACITANCE:60MF; VOLTAGE RATING, DC:5.5V; CAPACITOR DIELECTRIC TYPE:ELECTRONIC; SERIES:BESTCAP; TEMP, OP. MAX:70(DEGREE C); TEMP, OP. MIN:-20(DEGREE C); RoHS Compliant: Yes
MF-10KDS-T12-060 SONET/SDH TRANSMITTER & RECIEVER
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