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參數(shù)資料
| 型號(hào)： | MC68306FC16B |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 4/191頁 |
| 文件大小： | 0K |
| 描述： | IC MPU INTEGRATED 132-PQFP |
| 標(biāo)準(zhǔn)包裝： | 36 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 16MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 132-BQFP 緩沖式 |
| 供應(yīng)商設(shè)備封裝： | 132-PQFP（24.13x24.13） |
| 包裝： | 托盤 |
第1頁第2頁第3頁當(dāng)前第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁
MOTOROLA
MC68306 USER'S MANUAL
5- 11
.........
1111 = A31–A17 must match CSA31–CSA17 in chip select address match
Table 5-2 shows the entire range of address bits that must match for a chip select to
occur.
Table 5-2. Chip Select Match Bits
A31
A30
A29
A28
A27
A26
A25
A24
A23
A22
A21
A20
A19
A18
A17
0000
xxxxxxxxxxxxxxx
0001
xxxxxxxxxxxxxx
0010
xxxxxxxxxxxxx
0011
xxxxxxxxxxxx
0100
xxxxxxxxxxx
0101
xxxxxxxxxx
0110
xxxxxxxxx
0111
xxxxxxxx
1000
xxxxxxx
1001
xxxxxx
1010
xxxxx
1011
xxxx
1100
x
1101
x
1110
x
1111
x = Address bit is a don’t care, CSA bit must be 0 to allow match.
= Address bit must match CSA bit for chip select to occur.
CSDT3–0—Chip Select DTACK Wait State Selection
This field determines whether automatic DTACK is returned, and how many wait states
are inserted if automatic DTACK is enabled. When automatic DTACK is selected, the
write portion of a TAS indivisible cycle is the same length as a normal write cycle to the
same location. Any external DTACK generation circuit must recognize that AS remains
asserted throughout a read-write indivisible cycle, if it supports TAS.
0000 = Automatic DTACK, 0 wait states
1000 = Automatic DTACK, 8 wait states
0001 = Automatic DTACK, 1 wait state
1001 = Automatic DTACK, 9 wait states
0010 = Automatic DTACK, 2 wait states
1010 = Automatic DTACK, 10 wait states
0011 = Automatic DTACK, 3 wait states
1011 = Automatic DTACK, 11 wait states
0100 = Automatic DTACK, 4 wait states
1100 = Automatic DTACK, 12 wait states
0101 = Automatic DTACK, 5 wait states
1101 = Automatic DTACK, 13 wait states
0110 = Automatic DTACK, 6 wait states
1110 = Automatic DTACK, 14 wait states
0111 = Automatic DTACK, 7 wait states
1111 = No automatic DTACK, external
DTACK required
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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