參數(shù)資料
型號(hào)： MC33689DWBR2
廠商： Motorola, Inc.
英文描述： System Basis Chip with LIN transceiver
中文描述： 系統(tǒng)基礎(chǔ)芯片收發(fā)器和LIN
文件頁數(shù)： 14/18頁
文件大?。?/td> 229K
代理商： MC33689DWBR2
MC33689
5
MC33689
Reset pull down current
Ipdw
1.5
8
mA
Internally limited. Vdd<4V,
Vreset = 4.6V
Reset Duration after Vdd High
reset-dur
0.65
1
1.35
ms
IN: input
High Level Input Voltage
Vih
0.7Vdd
Vdd+0.3
V
Low Level Input Voltage
Vil
-0.3
0.3Vdd
V
Input Current
Iin
-10
10
A0<V
IN<Vdd
MISO: SPI output
Low Level Output Voltage
Vol
0
1.0
V
I out = 1.5mA
High Level Output Voltage
Voh
Vdd-0.9
Vdd
V
I out = -250uA
Tristated MISO Leakage Current
-2
+2
uA
0V<Vmiso<Vdd
MOSI, SCLK, CSB: SPI input
High Level Input Voltage
Vih
0.7Vdd
Vdd+0.3
Low Level Input Voltage
Vil
-0.3
0.3Vdd
V
CSB Pull up current source
Iih
-100
-20
uA
Vi 1V to 3.5V
MOSI, SCK Input Current
Iin
-10
10
uA
0<VIN<Vdd
SPI: DIGITAL INTERFACE TIMING
SPI operation frequency
Freq
0.25
4
MHz
SCLK Clock Period
tpCLK
250
N/A
ns
SCLK Clock High Time
twSCLKH
125
N/A
ns
SCLK Clock Low Time
twSCLKL
125
N/A
ns
Falling Edge of CS to Rising
Edge of SCLK
tlead
100
N/A
ns
Falling Edge of SCLK to CS Rising Edge
tlag
100
N/A
ns
MOSI to Falling Edge of SCLK
tSISU
40
N/A
ns
Falling Edge of SCLK to MOSI
tSIH
40
N/A
ns
MISO Rise Time (CL = 220pF)
trSO
25
50
ns
guaranteed by design
MISO Fall Time (CL = 220pF)
tfSO
25
50
ns
guaranteed by design
Time from Falling or Rising Edges of CS to:
- MISO Low Impedance
- MISO High Impedance
tSOEN
tSODIS
050
50
ns
guaranteed by design
Time from Rising Edge of SCLK to MISO
Data Valid
tvalid
050
ns
0.2 V1=<MISO>=0.8V1,
CL=100pF
guaranteed by design
(Vs1 and Vs2 from 5.5V to 18V and Tamb from -40°C to 125°C unless otherwise noted)
Description
Symbol
Characteristics
Unit
Conditions
Min
Typ
Max
F
re
e
s
c
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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參數(shù)描述
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