參數(shù)資料
型號： MAX9888EWY+T
廠商： Maxim Integrated Products
文件頁數(shù)： 91/115頁
文件大?。?/td> 0K
描述： IC CODEC AUDIO FLEXSOUND 63WLP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 2,500
系列： DirectDrive®, FLEXSOUND™
類型： D 類
輸出類型： 3 通道，帶立體聲耳機
在某負載時最大輸出功率 x 通道數(shù)量： 1.37W x 2 @ 8 歐姆; 40mW x 2 @ 16 歐姆
電源電壓： 2.8 V ~ 5.5 V
特點： 消除爆音，差分輸入，I²S，麥克風(fēng)，靜音，關(guān)機
安裝類型： 表面貼裝
供應(yīng)商設(shè)備封裝： 63-WLP
封裝/外殼： 63-WFBGA，WLCSP
包裝： 帶卷 (TR)
配用： MAX9888EVKIT+-ND - KIT EVALUATION FOR MAX9888
Stereo Audio CODEC
with FlexSound Technology
MAX9888
77
Table 11. Clock Control Registers (continued)
REGISTER
BIT
NAME
DESCRIPTION
0x11
3
FREQ1
Exact Integer Mode
Overrides PLL1 and NI1 and configures a specific PCLK to LRCLK ratio.
VALUE
SAMPLE RATE
VALUE
SAMPLE RATE
0x0
Disabled
0x8
PCLK = 12MHz,
LRCLK = 8kHz
2
0x1
Reserved
0x9
PCLK = 12MHz,
LRCLK = 16kHz
0x2
Reserved
0xA
PCLK = 13MHz,
LRCLK = 8kHz
0x3
Reserved
0xB
PCLK = 13MHz,
LRCLK = 16kHz
0x4
Reserved
0xC
PCLK = 16MHz,
LRCLK = 8kHz
1
0x5
Reserved
0xD
PCLK = 16MHz,
LRCLK = 16kHz
0x6
Reserved
0xE
PCLK = 19.2MHz,
LRCLK = 8kHz
0x7
Reserved
0xF
PCLK = 19.2MHz,
LRCLK = 16kHz
0x12/0x1A
7
PLL1/PLL2
PLL Mode Enable (Slave Mode Only)
PLL1/PLL2 enables a digital PLL that locks on to the externally supplied LRCLK
frequency and automatically sets the LRCLK divider (NI1/NI2).
0 = Disabled
1 = Enabled
6
NI1/
NI2
Normal Mode LRCLK Divider
When PLL1/PLL2 = 0, the frequency of LRCLK is determined by NI1/NI2. See Table 12
for common NI values.
5
4
3
SAMPLE RATE
DHF1/DHF2
NI1/NI2 FORMULA
2
1
8kHz P LRCLK P 48kHz
0
0x13/0x1B
7
48kHz < LRCLK P 96kHz
1
6
5
4
3
fLRCLK = LRCLK frequency
fPCLK = Prescaled MCLK frequency (PCLK)
2
1
0
NI1[0]/NI2[0]
Rapid Lock Mode
Program NI1/NI2 to the nearest valid ratio and set NI1[0]/NI2[0] when PLL1/PLL2 = 1
to enable rapid lock mode. Normally, the PLL automatically calculates and dynamically
adjusts NI1/NI2. When rapid lock mode is properly configured, the PLL starting point is
much closer to the correct value, thus speeding up lock time. Wait one LRCLK period
after programming NI1/NI2 before setting PLL1/PLL2 = 1.
LRCLK
PCLK
65536 96 f
NI
f
×
=
LRCLK
PCLK
65536 48 f
NI
f
×
=
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