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參數(shù)資料
| 型號： | M30280M6V-XXXHP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 117/415頁 |
| 文件大?。?/td> | 2591K |
| 代理商： | M30280M6V-XXXHP |
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M16C/28 Group
Under development Preliminary specification
Specifications in this manual are tentative and subject to change.
14.1.3 Special Mode 1 (I2C Bus mode) (UART2)
Rev.0.60 2004.02.01
page 185 of N
REJ09B0047-0060Z
14.1.3.4 Transfer Clock
Data is transmitted/received using a transfer clock like the one shown in Figure 14.1.3.2.1.
The U2SMR2 register’s CSC bit is used to synchronize the internally generated clock (internal SCL2)
and an external clock supplied to the SCL2 pin. In cases when the CSC bit is set to “1” (clock synchro-
nization enabled), if a falling edge on the SCL2 pin is detected while the internal SCL2 is high, the
internal SCL2 goes low, at which time the U2BRG register value is reloaded with and starts counting in
the low-level interval. If the internal SCL2 changes state from low to high while the SCL2 pin is low,
counting stops, and when the SCL2 pin goes high, counting restarts.
In this way, the UART2 transfer clock is comprised of the logical product of the internal SCL2 and SCL2
pin signal. The transfer clock works from a half period before the falling edge of the internal SCL2 1st
bit to the rising edge of the 9th bit. To use this function, select an internal clock for the transfer clock.
The U2SMR2 register’s SWC bit allows to select whether the SCL2 pin should be fixed to or freed from
low-level output at the falling edge of the 9th clock pulse.
If the U2SMR4 register’s SCLHI bit is set to “1” (enabled), SCL2 output is turned off (placed in the high-
impedance state) when a stop condition is detected.
Setting the U2SMR2 register’s SWC2 bit = 1 (0 output) makes it possible to forcibly output a low-level
signal from the SCL2 pin even while sending or receiving data. Clearing the SWC2 bit to “0” (transfer
clock) allows the transfer clock to be output from or supplied to the SCL2 pin, instead of outputting a
low-level signal.
If the U2SMR4 register’s SWC9 bit is set to “1” (SCL hold low enabled) when the U2SMR3 register’s
CKPH bit = 1, the SCL2 pin is fixed to low-level output at the falling edge of the clock pulse next to the
ninth. Setting the SWC9 bit = 0 (SCL hold low disabled) frees the SCL2 pin from low-level output.
14.1.3.5 SDA Output
The data written to the U2TB register bit 7 to bit 0 (D7 to D0) is sequentially output beginning with D7.
The ninth bit (D8) is ACK or NACK.
The initial value of SDA2 transmit output can only be set when IICM = 1 (I2C Bus mode) and the U2MR
register’s SMD2 to SMD0 bits = ‘0002’ (serial I/O disabled).
The U2SMR3 register’s DL2 to DL0 bits allow to add no delays or a delay of 2 to 8 U2BRG count
source clock cycles to SDA2 output.
Setting the U2SMR2 register’s SDHI bit = 1 (SDA output disabled) forcibly places the SDA2 pin in the
high-impedance state. Do not write to the SDHI bit synchronously with the rising edge of the UART2
transfer clock. This is because the ABT bit may inadvertently be set to “1” (detected).
14.1.3.6 SDA Input
When the IICM2 bit = 0, the 1st to 8th bits (D7 to D0) of received data are stored in the U2RB register
bit 7 to bit 0. The 9th bit (D8) is ACK or NACK.
When the IICM2 bit = 1, the 1st to 7th bits (D7 to D1) of received data are stored in the U2RB register
bit 6 to bit 0 and the 8th bit (D0) is stored in the U2RB register bit 8. Even when the IICM2 bit = 1,
providing the CKPH bit = 1, the same data as when the IICM2 bit = 0 can be read out by reading the
U2RB register after the rising edge of the corresponding clock pulse of 9th bit.
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