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參數(shù)資料
| 型號(hào)： | LPC47M172 |
| 廠商： | SMSC Corporation |
| 英文描述： | ADVANCED I/O CONTROLLER WITH MOTHERBOARD GLUE LOGIC |
| 中文描述： | 先進(jìn)的I / O控制器與主板膠合邏輯 |
| 文件頁數(shù)： | 206/228頁 |
| 文件大?。?/td> | 1269K |
| 代理商： | LPC47M172 |
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ECP PARALLEL PORT TIMING
Parallel Port FIFO (Mode 101)
SMSC DS – LPC47M192
Page 206
Rev. 03/30/05
DATASHEET
The standard parallel port is run at or near the peak 500KBytes/sec allowed in the forward direction using DMA. The
state machine does not examine nACK and begins the next transfer based on Busy. Refer to FIGURE 28.
ECP Parallel Port Timing
The timing is designed to allow operation at approximately 2.0 Mbytes/sec over a 15ft cable. If a shorter cable is
used then the bandwidth will increase.
Forward-Idle
When the host has no data to send it keeps HostClk (nStrobe) high and the peripheral will leave PeriphClk (Busy)
low.
Forward Data Transfer Phase
The interface transfers data and commands from the host to the peripheral using an interlocked PeriphAck and
HostClk. The peripheral may indicate its desire to send data to the host by asserting nPeriphRequest.
The Forward Data Transfer Phase may be entered from the Forward-Idle Phase. While in the Forward Phase the
peripheral may asynchronously assert the nPeriphRequest (nFault) to request that the channel be reversed. When
the peripheral is not busy it sets PeriphAck (Busy) low. The host then sets HostClk (nStrobe) low when it is prepared
to send data. The data must be stable for the specified setup time prior to the falling edge of HostClk. The peripheral
then sets PeriphAck (Busy) high to acknowledge the handshake. The host then sets HostClk (nStrobe) high. The
peripheral then accepts the data and sets PeriphAck (Busy) low, completing the transfer. This sequence is shown in
FIGURE 29.
The timing is designed to provide 3 cable round-trip times for data setup if Data is driven simultaneously with HostClk
(nStrobe).
Reverse-Idle Phase
The peripheral has no data to send and keeps PeriphClk high. The host is idle and keeps HostAck low.
Reverse Data Transfer Phase
The interface transfers data and commands from the peripheral to the host using an interlocked HostAck and
PeriphClk.
The Reverse Data Transfer Phase may be entered from the Reverse-Idle Phase. After the previous byte has beed
accepted the host sets HostAck (nALF) low. The peripheral then sets PeriphClk (nACK) low when it has data to send.
The data must be stable for the specified setup time prior to the falling edge of PeriphClk. When the host is ready to
accept a byte it sets HostAck (nALF) high to acknowledge the handshake. The peripheral then sets PeriphClk (nACK)
high. After the host has accepted the data it sets HostAck (nALF) low, completing the transfer. This sequence is
shown in FIGURE 30.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LPC47N252 | Advanced Notebook I/O Controller with On-Board FLASH |
| LPC47N267 | 100 Pin LPC Notebook I/O with X-Bus Interface |
| LPC47M112 | ENHANCED SUPER I/O CONTROLLER WITH LPC INTERFACE |
| LPC47M112-MC | ENHANCED SUPER I/O CONTROLLER WITH LPC INTERFACE |
| LPC47M112-MW | ENHANCED SUPER I/O CONTROLLER WITH LPC INTERFACE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LPC47M172_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Advanced I/O Controller with Motherboard GLUE Logic |
| LPC47M172-NR | 制造商:SMSC 功能描述:MULTIFUNCTION PERIPHERAL, PQFP128 |
| LPC47M172-NW | 功能描述:輸入/輸出控制器接口集成電路 Enhanced Super I/O Contrllr RoHS:否 制造商:Silicon Labs 產(chǎn)品: 輸入/輸出端數(shù)量: 工作電源電壓: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-64 封裝:Tray |
| LPC47M182 | 制造商:SMSC 制造商全稱:SMSC 功能描述:ADVANCED I/O CONTROLLER WITH MOTHERBOARD GLUE LOGIC |
| LPC47M182_07 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Advanced I/O Controller with Motherboard GLUE Logic |
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