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參數(shù)資料
| 型號： | LMX2331LMDA |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | PLL合成/DDS/VCOs |
| 英文描述： | PLL FREQUENCY SYNTHESIZER, 2000 MHz, UUC |
| 封裝： | DIE |
| 文件頁數(shù)： | 8/30頁 |
| 文件大小： | 578K |
| 代理商： | LMX2331LMDA |
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Functional Description (Continued)
SERIAL DATA INPUT TIMING
PHASE COMPARATOR AND INTERNAL CHARGE PUMP CHARACTERISTICS
DS012806-10
Note 1: Parenthesis data indicates programmable reference divider data.
Data shifted into register on clock rising edge.
Data is shifted in MSB first.
Note 2: tcs = Data to Clock Set-Up Time
tCH = Data to Clock Hold Time
tCWH = Clock Pulse Width High
tCWL = Clock Pulse Width Low
tES = Clock to Load Enable Set-Up Time
tEW = Load Enable Pulse Width
Test Conditions: The Serial Data Input Timing is tested using a symmetrical waveform around VCC/2. The test waveform has an edge rate of 0.6 V/ns with
amplitudes of 2.2V @ VCC = 2.7V and 2.6V @ VCC = 5.5V.
DS012806-11
Notes: Phase difference detection range: 2
π to +2π
The minimum width pump up and pump down current pulses occur at the Do pin when the loop is locked.
R16 = HIGH
www.national.com
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PDF描述 |
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