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參數(shù)資料
| 型號(hào)： | LMK04001BISQX/NOPB |
| 廠商： | National Semiconductor |
| 文件頁(yè)數(shù)： | 15/65頁(yè) |
| 文件大小： | 0K |
| 描述： | IC CLOCK CONDITIONER W/PLL 48LLP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | PowerWise® |
| 類(lèi)型： | 時(shí)鐘調(diào)節(jié)器 |
| PLL： | 是 |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS，2VPECL，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:7 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.57GHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 48-WFQFN 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 48-LLP（7x7） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | LMK04001BISQX |
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SNOSAZ8J – SEPTEMBER 2008 – REVISED SEPTEMBER 2011
Typical Performance Characteristics (continued)
The noise of the delay block is independent of output type and only applies if the delay is enabled. The noise floor,
due to the distribution section accounting for the delay noise, can be calculated as: Total Output Noise = 10 x
log(10Output Buffer Noise/10 + 10Delay Noise Floor/10).
Typical LVDS Phase Noise, FCLK = 250 MHz, RMS Jitter = 192 fs (100 Hz to 20 MHz)
Figure 8.
Typical LVPECL Phase Noise, FCLK = 250 MHz, RMS Jitter = 196 fs (100 Hz to 20 MHz)
Figure 9.
Reference clock = 10 MHz, PLL1_R = 10, PLL1_N = 100, PLL1_CP_GAIN = 100 A, PLL1 Loop BW = 20 Hz, VCXO
= 100 MHz Crystek CVPD-920-100, PLL2_R = 2, PLL2_N = 10, PLL2_CP_GAIN = 1600 A, PLL2 Loop BW = 137
kHz, fVCO = 1500 MHz, VCO_DIV = 3, CLKoutX_DIV = 2, CLK_DLY = OFF.
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Copyright 2008–2011, Texas Instruments Incorporated
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