參數(shù)資料
型號(hào)： KMC8113TVT4800V
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 15/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP 300/400MHZ 431FCPGA
標(biāo)準(zhǔn)包裝： 2
系列： StarCore
類型： SC140 內(nèi)核
接口： 以太網(wǎng)，I²C，TDM，UART
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 1.436MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.10V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 431-BFBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 431-FCPBGA（20x20）
包裝： 托盤(pán)
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Electrical Characteristics
Freescale Semiconductor
22
The UPM machine and GPCM machine outputs change on the internal tick selected by the memory controller configuration.
The AC timing specifications are relative to the internal tick. SDRAM machine outputs change only on the REFCLK rising edge.
Table 14. AC Timing for SIU Inputs
No.
Characteristic
Ref = CLKIN at 1.1 V
and 100/133 MHz
Units
10
Hold time for all signals after the 50% level of the REFCLK rising edge
0.5
ns
11a
ARTRY/ABB set-up time before the 50% level of the REFCLK rising edge
3.1
ns
11b
DBG/DBB/BG/BR/TC set-up time before the 50% level of the REFCLK rising
edge
3.6
ns
11c
AACK set-up time before the 50% level of the REFCLK rising edge
3.0
ns
11d
TA/TEA/PSDVAL set-up time before the 50% level of the REFCLK rising edge
Data-pipeline mode
Non-pipeline mode
3.5
4.4
ns
12
Data bus set-up time before REFCLK rising edge in Normal mode
Data-pipeline mode
Non-pipeline mode
1.9
4.2
ns
131
Data bus set-up time before the 50% level of the REFCLK rising edge in ECC
and PARITY modes
Data-pipeline mode
Non-pipeline mode
2.0
8.2
ns
141
DP set-up time before the 50% level of the REFCLK rising edge
Data-pipeline mode
Non-pipeline mode
2.0
7.9
ns
15a
TS and Address bus set-up time before the 50% level of the REFCLK rising edge
Extra cycle mode (SIUBCR[EXDD] = 0)
No extra cycle mode (SIUBCR[EXDD] = 1)
4.2
5.5
ns
15b
Address attributes: TT/TBST/TSZ/GBL set-up time before the 50% level of the
REFCLK rising edge
Extra cycle mode (SIUBCR[EXDD] = 0)
No extra cycle mode (SIUBCR[EXDD] = 1)
3.7
4.8
ns
16
PUPMWAIT signal set-up time before the 50% level of the REFCLK rising edge
3.7
ns
17
IRQx setup time before the 50% level; of the REFCLK rising edge3
4.0
ns
18
IRQx minimum pulse width3
6.0 + TREFCLK
ns
Notes:
1.
Timings specifications 13 and 14 in non-pipeline mode are more restrictive than MSC8102 timings.
2.
Values are measured from the 50% TTL transition level relative to the 50% level of the REFCLK rising edge.
3.
Guaranteed by design.
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KMC8113TVT3600V IC DSP 300/400MHZ 431FCPGA
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