Specifications ispLSI 1016EA USE ispMA CH 4A5 FOR NEW 5V DESIGNS Internal Timing Parameters1 <" />
參數(shù)資料
型號： ISPLSI 1016EA-200LJ44
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 12/13頁
文件大?。?/td> 0K
描述： IC PLD ISP 32I/O 200MHZ 44PLCC
標準包裝： 26
系列： ispLSI® 1000EA
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 4.5ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
門數(shù)： 2000
輸入/輸出數(shù)： 32
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應商設(shè)備封裝： 44-PLCC（16.58x16.58）
包裝： 管件
其它名稱： ISPLSI1016EA-200LJ44
8
Specifications ispLSI 1016EA
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
Internal Timing Parameters1
tob
1. Internal Timing Parameters are not tested and are for reference only.
Table 2-0037A/1016EA
v.2.6
Outputs
UNITS
DESCRIPTION
#
PARAM.
49 Output Buffer Delay
ns
toen
51 I/O Cell OE to Output Enabled
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clk)
ns
Global Reset
Clocks
tgr
59 Global Reset to GLB and I/O Registers
ns
todis
52 I/O Cell OE to Output Disabled
ns
tgy1
55 Clock Delay, Y1 to Global GLB Clock Line
ns
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
ns
tioy1
57 Clock Delay, Y1 to I/O Cell Global Clock Line
ns
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
ns
tgoe
53 Global OE
ns
tsl
50 Output Buffer Delay, Slew Limited Adder
ns
MIN. MAX.
-200
—
0.9
—
0.9
0.8
0.0
0.8
—
0.9
3.1
0.9
0.0
3.1
0.9
1.8
0.0
1.4
5.0
-100
MIN.
MAX.
-125
—
1.1
—
0.9
0.8
0.0
0.8
—
2.0
5.1
1.9
5.1
1.5
1.8
0.0
2.8
3.9
5.0
5.1
—
1.9
—
1.5
0.8
0.0
0.8
—
1.7
4.0
1.1
4.0
0.9
1.8
0.0
2.8
3.0
5.0
2.1
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