參數(shù)資料
型號: IQ80C52TXXX-L16SHXXX
廠商: ATMEL CORP
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44
封裝: CERAMIC, QFP-44
文件頁數(shù): 28/204頁
文件大?。?/td> 5687K
代理商: IQ80C52TXXX-L16SHXXX
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ATtiny40 [DATASHEET]
8263B–AVR–01/2013
The TWI bus is a simple and efficient method of interconnecting multiple devices on a serial bus. A device con-
nected to the bus can be a master or slave, where the master controls the bus and all communication.
Figure 17-1 illustrates the TWI bus topology.
Figure 17-1. TWI Bus Topology
A unique address is assigned to all slave devices connected to the bus, and the master will use this to address a
slave and initiate a data transaction. 7-bit or 10-bit addressing can be used.
Several masters can be connected to the same bus, and this is called a multi-master environment. An arbitration
mechanism is provided for resolving bus ownership between masters since only one master device may own the
bus at any given time.
A device can contain both master and slave logic, and can emulate multiple slave devices by responding to more
than one address.
A master indicates the start of transaction by issuing a START condition (S) on the bus. An address packet with a
slave address (ADDRESS) and an indication whether the master wishes to read or write data (R/W), is then sent.
After all data packets (DATA) are transferred, the master issues a STOP condition (P) on the bus to end the trans-
action. The receiver must acknowledge (A) or not-acknowledge (A) each byte received.
Figure 17-2 shows a TWI transaction.
Figure 17-2. Basic TWI Transaction Diagram Topology
The master provides the clock signal for the transaction, but a device connected to the bus is allowed to stretch the
low level period of the clock to decrease the clock speed.
相關PDF資料
PDF描述
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MC87C251SB16 8-BIT, UVPROM, 16 MHz, MICROCONTROLLER, CDIP40
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