Figure 7. T0 Selected Input Clock vs. DPLL Automatic Operating Mode Notes to Figure" />
參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 98/170頁
文件大小： 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Functional Description
33
March 14, 2007
Figure 7. T0 Selected Input Clock vs. DPLL Automatic Operating Mode
Notes to Figure 7:
1. Reset.
2. An input clock is selected.
3. The T0 selected input clock is disqualified AND No qualified input clock is available.
4. The T0 selected input clock is switched to another one.
5. The T0 selected input clock is locked (the T0_DPLL_LOCK bit is ‘1’).
6. The T0 selected input clock is disqualified AND No qualified input clock is available.
7. The T0 selected input clock is unlocked (the T0_DPLL_LOCK bit is ‘0’).
8. The T0 selected input clock is locked again (the T0_DPLL_LOCK bit is ‘1’).
9. The T0 selected input clock is switched to another one.
10. The T0 selected input clock is locked (the T0_DPLL_LOCK bit is ‘1’).
11. The T0 selected input clock is disqualified AND No qualified input clock is available.
12. The T0 selected input clock is switched to another one.
13. The T0 selected input clock is disqualified AND No qualified input clock is available.
14. An input clock is selected.
15. The T0 selected input clock is switched to another one.
Free-Run mode
1
Pre-Locked
mode
2
3
4
Locked
mode
5
Lost-Phase
mode
Holdover
mode
7
8
Pre-Locked2
mode
13
14
15
6
12
11
9
10
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PDF描述
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