Figure 22. Motorola Write Timing Diagram Table 39: Write Timing Characteristics i" />
參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 124/170頁
文件大?。?/td> 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標(biāo)準(zhǔn)包裝： 1
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Microprocessor Interface
57
March 14, 2007
Figure 22. Motorola Write Timing Diagram
Table 39: Write Timing Characteristics in Motorola Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid address to valid CS setup time
0
ns
tsu2
Valid WR to valid CS setup time
0
ns
tsu3
Valid data before CS rising edge setup time
3
ns
td2
Valid CS to valid RDY delay time
13
ns
td4
CS rising edge to RDY release delay time
13
ns
tpw1
Valid CS pulse width low
1.5T + 10
ns
tpw2
Valid RDY pulse width high
1.5T + 10
ns
th1
Valid address after valid CS rising edge hold time
0
ns
th2
Valid WR after valid CS rising edge hold time
0
ns
th3
Valid CS after RDY falling edge hold time
0
ns
th4
Valid data after valid CS rising edge hold time
9
ns
tr1
RDY release time
3
ns
tTI
Time between consecutive Write-Write or Write-Read accesses
(CS rising edge to CS falling edge)
> 7T
ns
CS
WR
AD[7:0]
RDY
A[6:0]
address
High-Z
tpw1
tsu2
th2
tsu1
th1
th4
tsu3
td2
tpw2
td4
th3
data
tr1
相關(guān)PDF資料
PDF描述
IDT82V3355EDG IC PLL WAN SYNC ETHERNET 64TQFP
IDT82V3358EDG IC PLL WAN SYNC ETHERNET 64TQFP
IDTCSPT857DNLG8 IC PLL CLK DVR SDRAM 40-VFQFPN
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參數(shù)描述
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