Figure 17. Multiplexed Read Timing Diagram Table 34: Read Ti" />
參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 119/170頁
文件大小： 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標準包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Microprocessor Interface
52
March 14, 2007
5.2
MULTIPLEXED MODE
Figure 17. Multiplexed Read Timing Diagram
Table 34: Read Timing Characteristics in Multiplexed Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid address to ALE falling edge setup time
2
ns
tsu2
Valid CS to Valid RD setup time
0
ns
td1
Valid RD to valid data delay time
3.5T + 10
ns
td2
Valid CS to valid RDY delay time
13
ns
td4
RD rising edge to AD[7:0] high impedance delay time
10
ns
td5
RD rising edge to RDY low delay time
13
ns
td6
CS rising edge to RDY release delay time
13
ns
tpw1
Valid RD pulse width low
4.5T + 10 *
ns
tpw2
Valid RDY pulse width low
4.5T + 10
ns
tpw3
Valid ALE pulse width high
2
ns
th1
Valid address after ALE falling edge hold time
3
ns
th2
Valid CS after RD rising edge hold time
0
ns
th3
Valid RD after RDY rising edge hold time
0
ns
tT
Time between ALE falling edge and RD falling edge
0
ns
tTI
Time between consecutive Read-Read or Read-Write accesses
(RD rising edge to ALE rising edge)
>T
ns
Note:
*
Timing with RDY. If RDY is not used, tpw1 is 3.5T + 10.
tpw3
ALE
WR
AD[7:0]
RDY
th2
RD
address
High-Z
tT
tsu2
data
td1
td4
td2
tpw2
td5
tsu1
tpw1
th1
th3
CS
td6
相關(guān)PDF資料
PDF描述
IDT82V3355EDG IC PLL WAN SYNC ETHERNET 64TQFP
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參數(shù)描述
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