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參數(shù)資料
| 型號： | IDT82P2288BBG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 334/362頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX T1/J1/E1 8CHAN 256-PBGA |
| 標準包裝： | 1,000 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | IEEE 1149.1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應商設備封裝： | 256-PBGA（17x17） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82P2288BBG8 |
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IDT82P2288
OCTAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
73
March 04, 2009
Figure 19. T1/J1 To E1 Format Mapping - One Filler Every Fourth Channel Mode
Figure 20. T1/J1 To E1 Format Mapping - Continuous Channels Mode
In the Receive Clock Slave mode, the timing signal on the RSCKn
pin and the framing pulse on the RSFSn pin to output the data on the
RSDn pin are provided by the system side. When the RSLVCK bit is set
to ‘0’, each link uses its own RSCKn and RSFSn; when the RSLVCK bit
is set to ‘1’ and all eight links are in the Receive Clock Slave mode, the
eight links use the RSCK[1] and RSFS[1] to output the data. The
signaling bits on the RSIGn pin are per-channel aligned with the data on
the RSDn pin.
In the Receive Clock Slave mode, the data on the system interface is
clocked by the RSCKn. The active edge of the RSCKn used to sample
the pulse on the RSFSn is determined by the FE bit. The active edge of
the RSCKn used to update the data on the RSDn and RSIGn is deter-
mined by the DE bit. If the FE bit and the DE bit are not equal, the pulse
on the RSFSn is ahead. The data rate of the system side is 1.544 Mb/s
or 2.048 Mb/s. When it is 2.048 Mb/s, the RSCKn can be selected by the
CMS bit to be the same rate as the data rate on the system side (2.048
MHz) or double the data rate (4.096 MHz). If all eight links use the
RSCK[1] and RSFS[1] to output the data, the CMS bit of the eight links
should be set to the same value. If the speed of the RSCKn is double the
data rate, there will be two active edges in one bit duration. In this case,
the EDGE bit determines the active edge to update the data on the
RSDn and RSIGn pins. The pulse on the RSFSn pin is always sampled
on its first active edge.
In the Receive Clock Slave mode, the RSFSn asserts at a rate of
integer multiple of 125
s to indicate the start of a frame. The active
polarity of the RSFSn is selected by the FSINV bit. If the pulse on the
RSFSn pin is not an integer multiple of 125
s, this detection will be indi-
cated by the RCOFAI bit. If the RCOFAE bit is enabled, an interrupt will
be reported by the INT pin when the RCOFAI bit is ‘1’.
3.17.1.3 Receive Multiplexed Mode
In the Receive Multiplexed mode, since the received data from the
eight links should be mapped to 2.048 Mb/s format first, the 3 kinds of
schemes should be selected by the MAP[1:0] bits. The mapping per
G.802, per One Filler Every Four CHs and per Continuous CHs are the
same as the description in Chapter 3.17.1.2 Receive Clock Slave Mode.
In the Receive Multiplexed mode, two multiplexed buses are used to
output the data from all eight links. The data of Link 1 to Link 4 is byte-
interleaved output on the multiplexed bus 1, while the data of Link 5 to
Link 8 is byte-interleaved output on the multiplexed bus 2. When the
data from the four links is output on one multiplexed bus, the sequence
1.544
Mb/s
2.048
Mb/s
CH1
CH2
CH3
F
CH4
CH5
CH6
CH22 CH23 CH24
CH1
F
CH2
TS0
TS2
TS1
TS4
TS5
TS6
TS7
TS8
TS28 TS29 TS30 TS31
TS1
TS0
the 8th bit
CH7
TS3
TS9
the 8th bit
filler
1.544
Mb/s
2.048
Mb/s
CH1
CH2
CH3
F
CH23
CH1
CH2
CH24
TS0
TS2
TS1
TS23
TS24
TS0
TS1
TS2
TS24
the 8th bit
CH24
TS3
TS25~TS31
the 8th bit
F
F CH1
filler
相關PDF資料 |
PDF描述 |
|---|---|
| V48B15M250BF2 | CONVERTER MOD DC/DC 15V 250W |
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| IDT82P2521BHGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:21(1) Channel High-Density E1 Line Interface Unit |
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