- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄9969 > IDT82P2288BBG8 (IDT, Integrated Device Technology Inc)TXRX T1/J1/E1 8CHAN 256-PBGA PDF資料下載
參數(shù)資料
| 型號： | IDT82P2288BBG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 326/362頁 |
| 文件大小： | 0K |
| 描述： | TXRX T1/J1/E1 8CHAN 256-PBGA |
| 標(biāo)準包裝： | 1,000 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | IEEE 1149.1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應(yīng)商設(shè)備封裝： | 256-PBGA（17x17） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82P2288BBG8 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁當(dāng)前第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁
IDT82P2288
OCTAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
66
March 04, 2009
Figure 16. Signaling Output In T1/J1 Mode
3.15.2 E1 MODE
In Signaling Multi-Frame, the signaling bits are located in TS16 (refer
to Figure 13), which are Channel Associated Signalings (CAS). The
signaling codewords (ABCD) are clocked out on the RSIGn/
MRSIGA(MRSIGB) pins. They are in the lower nibble of the timeslot with
its corresponding data serializing on the RSDn/MRSDA(MRSDB) pins
(as shown in Figure 17).
When the EXTRACT bit is set to ‘1’, the signaling bits in its corre-
sponding timeslot are extracted to the A,B,C,D bits in the Extracted
Signaling Data/Extract Enable register. The data in the A,B,C,D bits in
the register are the data to be output on the RSIGn/MRSIGA(MRSIGB)
pins. The bits corresponding to TS0 and TS16 output on the RSIGn/
MRSIGA(MRSIGB) pins are Don’t-Care.
Signaling de-bounce will be executed when the DEB bit is set to ‘1’.
Thus, the A,B,C,D bits in the Extracted Signaling Data/Extract Enable
register are updated only if 2 consecutive received ABCD codewords of
the same timeslot are identical.
Signaling freezing is performed automatically when it is out of Basic
frame synchronization, out of Signaling multi-frame synchronization or
slips occurs in the Elastic Store Buffer. It is also performed when the
FREEZE bit is set to ‘1’. The signaling freezing freezes the signaling
data in the A,B,C,D bits in the Extracted Signaling Data/Extract Enable
register as the previous valid value.
Each time the extracted signaling bits in the A,B,C,D bits in the
Extracted Signaling Data/Extract Enable register are changed, it is
captured by the corresponding COSI[X] bit (1
≤ X ≤ 30). When the SIGE
bit is set to ‘1’, any one of the COSI[X] bits being ‘1’ will generate an
interrupt and will be reported by the INT pin.
The EXTRACT bit and the A,B,C,D bits are in the indirect registers of
the Receive CAS/RBS Buffer. They are accessed by specifying the
address in the ADDRESS[6:0] bits. Whether the data is read from or
written into the specified indirect register is determined by the RWN bit
and the data is in the D[7:0] bits. The access status is indicated in the
BUSY bit. Refer to Chapter 4.5 Indirect Register Access Scheme for
details about the indirect registers write/read access.
Figure 17. Signaling Output In E1 Mode
Channel 24
Channel 1
Channel 2
Channel 24
A B C D
RSDn/
MRSDA(MRSDB)
RSIGn/
MRSIGA(MRSIGB)
F
1 2 3 4 5 6 7 8
Channel 1
F
F-bit
1 2 3 4 5 6 7 81 2 3 4 5 6 7 8
A B C D
1 2 3 4 5 6 78
TS31
TS0
TS1
TS15
TS16
TS17
TS31
TS0
1 2 3 4 5 6 78 1 2 3 4 5 6 78
1 2 3 4 5 6 78 1 2 3 4 5 6 78 1 2 3 4 5 6 78
1 2 3 4 5 6 78 1 2 3 4 5 6 78
ABCD
RSDn/
MRSDA(MRSDB)
RSIGn/
MRSIGA(MRSIGB)
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。