SUPERSYNC FIFOTM
參數(shù)資料
型號： IDT72V2111L15PFGI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 17/27頁
文件大?。?/td> 0K
描述： IC FIFO SYNC 3.3V 15NS 64-TQFP
標準包裝： 45
系列： 72V
功能： 同步
存儲容量： 4.6K（512 x 9）
訪問時間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應商設備封裝： 64-TQFP（14x14）
包裝： 托盤
產(chǎn)品目錄頁面： 1255 (CN2011-ZH PDF)
其它名稱： 72V2111L15PFGI
800-1512
24
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
NOTES:
1. n =
PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between the rising edge of
WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 262,144 for the IDT72V2101 and 524,288 for the IDT72V2111.
2. For FWFT mode: D = maximum FIFO depth. D = 262,145 for the IDT72V2101 and 524,289 for the IDT72V2111.
WCLK
t ENH
t CLKH
tCLKL
WEN
PAE
RCLK
t ENS
n words in FIFO (2),
n+1 words in FIFO (3)
tPAE
tSKEW2
tPAE
12
(4)
REN
4669 drw 20
t ENS
t ENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
WCLK
tENS
tENH
WEN
HF
tENS
tHF
RCLK
tHF
REN
4669 drw 21
tCLKL
tCLKH
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
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IDT72V2111L20PF8 功能描述:IC FIFO SS 512X9 20NS 64QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433
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