SUPERSYNC FIFOTM
參數(shù)資料
型號: IDT72V2111L15PFGI
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 16/27頁
文件大?。?/td> 0K
描述: IC FIFO SYNC 3.3V 15NS 64-TQFP
標準包裝: 45
系列: 72V
功能: 同步
存儲容量: 4.6K(512 x 9)
訪問時間: 15ns
電源電壓: 3 V ~ 3.6 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應商設備封裝: 64-TQFP(14x14)
包裝: 托盤
產(chǎn)品目錄頁面: 1255 (CN2011-ZH PDF)
其它名稱: 72V2111L15PFGI
800-1512
23
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
LD
WEN
D0 - D7
tLDS
tENS
PAE OFFSET
(LSB)
PAE OFFSET
(MID-BYTE)
tDS
tDH
tENH
PAE OFFSET
(MSB)
PAF OFFSET
(LSB)
4669 drw 17
PAF OFFSET
(MID-BYTE)
PAF OFFSET
(MSB)
tLDH
tCLK
tDH
tCLKH
tCLKL
tLDH
tENH
LD
REN
tLDH
tLDS
tENS
tENH
4669 drw 18
RCLK
Q0 - Q7
DATA IN OUTPUT REGISTER
PAE OFFSET
(MSB)
PAF OFFSET
(MSB)
PAE OFFSET
(MID-BYTE)
PAE OFFSET
(LSB)
PAF OFFSET
(MID-BYTE)
PAF OFFSET
(LSB)
tCLKL
tCLKH
tCLK
tA
WCLK
t ENH
t CLKH
tCLKL
WEN
PAF
RCLK
(3)
tPAF
REN
4669 drw 19
t ENS
t ENH
t ENS
D - (m+1) words in FIFO(2)
tPAF
D - m words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
NOTES:
1. m =
PAF offset .
2. D = maximum FIFO depth.
In IDT Standard mode: D = 262,144 for the IDT72V2101 and 524,288 for the IDT72V2111.
In FWFT mode: D = 262,145 for the IDT72V2101 and 524,289 for the IDT72V2111.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the rising edge of
RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
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PDF描述
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相關代理商/技術參數(shù)
參數(shù)描述
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