I2C BUS " />
參數(shù)資料
型號： IDT5V9885TNLGI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 19/39頁
文件大?。?/td> 0K
描述： IC CLOCK GEN PLL 500MHZ 28VFQFPN
標(biāo)準(zhǔn)包裝： 490
類型： *
PLL： 帶旁路
輸入： LVCMOS，LVTTL
輸出： LVCMOS，LVDS，LVPECL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:6
差分 - 輸入:輸出： 無/是
頻率 - 最大： 500MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 28-VFQFPN（6x6）
包裝： 托盤
其它名稱： 800-2580
26
INDUSTRIALTEMPERATURERANGE
IDT5V9885T
3.3V EEPROMPROGRAMMABLECLOCKGENERATOR
I2C BUS DC CHARACTERISTICS
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIH
Input HIGH Level
0.7 * VDD
V
VIL
Input LOW Level
0.3 * VDD
V
VHYS
Hysteresis of Inputs
0.05 * VDD
V
IIN
Input Leakage Current
±1.0
A
VOL
Output LOW Voltage
IOL = 3 mA
0.4
V
I2C BUS AC CHARACTERISTICS FOR STANDARD MODE
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCLK)
0
100
KHz
tBUF
Bus free time between STOP and START
4.7
s
tSU:START
Setup Time, START
4.7
s
tHD:START
Hold Time, START
4
s
tSU:DATA
Setup Time, data input (SDAT)
250
ns
tHD:DATA
Hold Time, data input (SDAT)(1)
0
s
tOVD
Output data valid from clock
3.45
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDAT, SCLK)
1000
ns
tF
Fall Time, data and clock (SDAT, SCLK)
300
ns
tHIGH
HIGH Time, clock (SCLK)
4
s
tLOW
LOW Time, clock (SCLK)
4.7
s
tSU:STOP
Setup Time, STOP
4
s
I2C BUS AC CHARACTERISTICS FOR FAST MODE
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCLK)
0
400
KHz
tBUF
Bus free time between STOP and START
1.3
s
tSU:START
Setup Time, START
0.6
s
tHD:START
Hold Time, START
0.6
s
tSU:DATA
Setup Time, data input (SDAT)
100
ns
tHD:DATA
Hold Time, data input (SDAT)(1)
0
s
tOVD
Output data valid from clock
0.9
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDAT, SCLK)
20 + 0.1 * CB
300
ns
tF
Fall Time, data and clock (SDAT, SCLK)
20 + 0.1 * CB
300
ns
tHIGH
HIGH Time, clock (SCLK)
0.6
s
tLOW
LOW Time, clock (SCLK)
1.3
s
tSU:STOP
Setup Time, STOP
0.6
s
NOTE:
1. A device must internally provide a hold time of at least 300ns for the SDAT signal (referred to the VIHMIN of the SCLK signal) to bridge the undefined region of the falling edge
of SCLK.
NOTE:
1. A device must internally provide a hold time of at least 300ns for the SDAT signal (referred to the VIHMIN of the SCLK signal) to bridge the undefined region of the falling edge
of SCLK.
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