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參數(shù)資料
| 型號(hào)： | IDT5V9352PRI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時(shí)鐘及定時(shí) |
| 英文描述： | 3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER |
| 中文描述： | PLL BASED CLOCK DRIVER, 11 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封裝： | TQFP-32 |
| 文件頁(yè)數(shù)： | 4/10頁(yè) |
| 文件大?。?/td> | 81K |
| 代理商： | IDT5V9352PRI |
4
INDUSTRIAL TEMPERATURE RANGE
IDT5V9352
3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER
INPUT TIMING REQUIREMENTS
T
A
= –40°C to +85°C, V
CC
= 3.3V ± 5%
NOTES:
1. PLL mode requires
PLL_EN
= 0 to enable the PLL and zero delay operation.
2. In PLL bypass mode, the IDT5V9352 divides the input reference clock.
Symbol
Description
Min.
50
33.3
25
16.67
Max.
100
66.6
50
33.3
250
75
1
Unit
÷
4 feedback
÷
6 feedback
÷
8 feedback
÷
12 feedback
REF
Reference CLK input in PLL mode
(1)
MHz
Reference CLK input in PLL bypass mode
(2)
Input clock duty cycle
Maximuminput rise and fall times, 0.8V to 2V
d
H
t
R
, t
F
25
%
ns
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PDF描述 |
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