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參數(shù)資料
型號(hào)： IDT5T9890NLGI
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 24/37頁(yè)
文件大?。?/td> 0K
描述： IC CLK DRIVER 2.5V PLL 68-VFQFPN
產(chǎn)品變化通告： Product Discontinuation 05/Jan/2011
標(biāo)準(zhǔn)包裝： 168
類型： PLL 時(shí)鐘驅(qū)動(dòng)器
PLL： 帶旁路
輸入： eHSTL，HSTL，LVPECL，LVTTL
輸出： eHSTL，HSTL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:10
差分 - 輸入:輸出： 是/無(wú)
頻率 - 最大： 250MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.3 V ~ 2.7 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 68-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 68-VFQFPN（10x10）
包裝： 托盤
其它名稱： 5T9890NLGI
30
INDUSTRIALTEMPERATURERANGE
IDT5T9890
EEPROM PROGRAMMABLE 2.5V PROGRAMMABLE SKEW PLL CLOCK DRIVER
I2C BUS DC CHARACTERISTICS
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIH
Input HIGH Level
0.7 * VDD
V
VIL
Input LOW Level
0.3 * VDD
V
VHYS
Hysteresis of Inputs
0.05 * VDD
V
IIN
InputLeakageCurrent
±1.0
A
VOL
OutputLOWVoltage
IOL = 3 mA
0.4
V
I2C BUS AC CHARACTERISTICS FOR STANDARD MODE
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCLK)
0
100
KHz
tBUF
Bus free time between STOP and START
4.7
s
tSU:START
Setup Time, START
4.7
s
tHD:START
Hold Time, START
4
s
tSU:DATA
Setup Time, data input (SDA)
250
ns
tHD:DATA
Hold Time, data input (SDA)(1)
0
s
tOVD
Output data valid from clock
3.45
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDA, SCLK)
1000
ns
tF
Fall Time, data and clock (SDA, SCLK)
300
ns
tHIGH
HIGH Time, clock (SCLK)
4
s
tLOW
LOW Time, clock (SCLK)
4.7
s
tSU:STOP
Setup Time, STOP
4
s
I2C BUS AC CHARACTERISTICS FOR FAST MODE
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCLK)
0
400
KHz
tBUF
Bus free time between STOP and START
1.3
s
tSU:START
Setup Time, START
0.6
s
tHD:START
Hold Time, START
0.6
s
tSU:DATA
Setup Time, data input (SDA)
100
ns
tHD:DATA
Hold Time, data input (SDA)(1)
0
s
tOVD
Output data valid from clock
0.9
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDA, SCLK)
20 + 0.1 * CB
300
ns
tF
Fall Time, data and clock (SDA, SCLK)
20 + 0.1 * CB
300
ns
tHIGH
HIGH Time, clock (SCLK)
0.6
s
tLOW
LOW Time, clock (SCLK)
1.3
s
tSU:STOP
Setup Time, STOP
0.6
s
NOTE:
1. A device must internally provide a hold time of at least 300ns for the SDA signal (referred to the VIHMIN of the SCLK signal) to bridge the undefined region of the falling edge of
SCLK.
NOTE:
1. A device must internally provide a hold time of at least 300ns for the SDA signal (referred to the VIHMIN of the SCLK signal) to bridge the undefined region of the falling edge of
SCLK.
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PDF描述
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