IDTTM Frequency Gearing Clock for CPU, PCIe Gen1 & FBD 1386A - 02/02/10 9FG1901H Frequency Gearing C" />
參數(shù)資料
型號(hào)： ICS9FG1901HKLFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 12/18頁(yè)
文件大小： 0K
描述： IC FREQUENCY GENERATOR 72-QFN
標(biāo)準(zhǔn)包裝： 1
系列： PCI Express® (PCIe)
類型： 時(shí)鐘/頻率發(fā)生器
PLL： 是
主要目的： 存儲(chǔ)器，DIMM，PCI Express（PCIe）
輸入： HCSL
輸出： HCSL
電路數(shù)： 1
比率 - 輸入:輸出： 1:19
差分 - 輸入:輸出： 是/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 72-VFQFPN（10x10）
包裝： 標(biāo)準(zhǔn)包裝
產(chǎn)品目錄頁(yè)面： 1251 (CN2011-ZH PDF)
其它名稱： 800-1264-6
IDTTM
Frequency Gearing Clock for CPU, PCIe Gen1 & FBD
1386A - 02/02/10
9FG1901H
Frequency Gearing Clock for CPU, PCIe Gen1 & FBD
3
Pin Description
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
1
IREF
OUT
This pin establishes the reference current for the differential current-mode
output pairs. This pin requires a fixed precision resistor tied to ground in order
to establish the appropriate current. 475 ohms is the standard value.
2
GNDA
PWR
Ground pin for the PLL core.
3
VDDA/PD#
PWR
3.3V power for the PLL core that also functions as Power Down. Collapsing
this power supply places the device in Power Down mode.
4
HIGH_BW#
IN
3.3V input for selecting PLL Band Width
0 = High, 1= Low
5
FS_A_410
IN
3.3V tolerant low threshold input for CPU frequency selection. This pin
requires CK410 FSA. Refer to input electrical characteristics for Vil_FS and
Vih_FS threshold values.
6
DIF_0
OUT
0.7V differential true clock output
7
DIF_0#
OUT
0.7V differential complement clock output
8
DIF_1
OUT
0.7V differential true clock output
9
DIF_1#
OUT
0.7V differential complement clock output
10
GND
PWR
Ground pin.
11
VDD
PWR
Power supply, nominal 3.3V
12
DIF_2
OUT
0.7V differential true clock output
13
DIF_2#
OUT
0.7V differential complement clock output
14
DIF_3
OUT
0.7V differential true clock output
15
DIF_3#
OUT
0.7V differential complement clock output
16
DIF_4
OUT
0.7V differential true clock output
17
DIF_4#
OUT
0.7V differential complement clock output
18
OE_01234#
IN
Active low input for enabling DIF pairs 0, 1, 2, 3 and 4.
1 = tri-state outputs, 0 = enable outputs
19
SMBCLK
IN
Clock pin of SMBUS circuitry, 5V tolerant
20
SMBDAT
I/O
Data pin of SMBUS circuitry, 5V tolerant
21
OE5#
IN
Active low input for enabling DIF pair 5.
1 = tri-state outputs, 0 = enable outputs
22
DIF_5
OUT
0.7V differential true clock output
23
DIF_5#
OUT
0.7V differential complement clock output
24
OE6#
IN
Active low input for enabling DIF pair 6.
1 = tri-state outputs, 0 = enable outputs
25
DIF_6
OUT
0.7V differential true clock output
26
DIF_6#
OUT
0.7V differential complement clock output
27
VDD
PWR
Power supply, nominal 3.3V
28
GND
PWR
Ground pin.
29
OE7#
IN
Active low input for enabling DIF pair 7.
1 = tri-state outputs, 0 = enable outputs
30
DIF_7
OUT
0.7V differential true clock output
31
DIF_7#
OUT
0.7V differential complement clock output
32
OE8#
IN
Active low input for enabling DIF pair 8.
1 = tri-state outputs, 0 = enable outputs
33
DIF_8
OUT
0.7V differential true clock output
34
DIF_8#
OUT
0.7V differential complement clock output
35
SMB_A0
IN
SMBus address bit 0 (LSB)
36
SMB_A1
IN
SMBus address bit 1
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PDF描述
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參數(shù)描述
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ICS9FG1903AKLF 功能描述:IC BUFFER PCIE 3.3V 72-VFQFPN RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 類型:時(shí)鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT
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