參數(shù)資料
型號(hào): ICS9FG108YGLF-T
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi): XO, clock
英文描述: Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
中文描述: 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48
封裝: 6.10 MM WIDTH, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48
文件頁(yè)數(shù): 9/19頁(yè)
文件大小: 263K
代理商: ICS9FG108YGLF-T
IDT
TM
/ICS
TM
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
ICS9FG108 REV G 04/06/07
ICS9FG108
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
9
SMBus Table: PLL Frequency Control Register
Pin #
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
-
Name
PLL N Div8
PLL N Div9
PLL M Div5
PLL M Div4
PLL M Div3
PLL M Div2
PLL M Div1
PLL M Div0
Control Function
N Divider Prog bit 8
N Divider Prog bit 9
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
PWD
X
X
X
X
X
X
X
X
SMBus Table: PLL Frequency Control Register
Pin #
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
-
Name
PLL N Div7
PLL N Div6
PLL N Div5
PLL N Div4
PLL N Div3
PLL N Div2
PLL N Div1
PLL N Div0
Control Function
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
PWD
X
X
X
X
X
X
X
X
SMBus Table: PLL Spread Spectrum Control Register
Pin #
Bit 7
PLL SSP7
Bit 6
PLL SSP6
Bit 5
PLL SSP5
Bit 4
PLL SSP4
Bit 3
PLL SSP3
Bit 2
PLL SSP2
Bit 1
PLL SSP1
Bit 0
PLL SSP0
-
Name
Control Function
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
PWD
X
X
X
X
X
X
X
X
SMBus Table: PLL Spread Spectrum Control Register
Pin #
Bit 7
Bit 6
PLL SSP14
Bit 5
PLL SSP13
Bit 4
PLL SSP12
Bit 3
PLL SSP11
Bit 2
PLL SSP10
Bit 1
PLL SSP9
Bit 0
PLL SSP8
-
Name
Control Function
Type
0
1
PWD
0
X
X
X
X
X
X
X
RW
RW
RW
RW
RW
RW
RW
-
Spread Spectrum
Programming bit(14:8)
These Spread Spectrum
bits in Byte 13 and 14 will
program the spread
pecentage of PLL
-
-
-
-
Byte 13
-
-
Reserved
-
Spread Spectrum
Programming bit(7:0)
These Spread Spectrum
bits in Byte 13 and 14 will
program the spread
pecentage of PLL
-
-
-
-
Byte 12
-
-
N Divider Programming
Byte11 bit(7:0) and Byte10
bit(7:6)
The decimal representation of M
and N Divider in Byte 11 and 12
will configure the PLL VCO
frequency. Default at power up =
latch-in or Byte 0 Rom table.
VCO Frequency = 14.318 x
[NDiv(9:0)+8] / [MDiv(5:0)+2]
-
-
-
-
-
-
-
Byte 11
-
Byte 10
-
-
-
-
-
-
The decimal representation of M
and N Divider in Byte 11 and 12
will configure the PLL VCO
frequency. Default at power up =
latch-in or Byte 0 Rom table.
VCO Frequency = 14.318 x
[NDiv(9:0)+8] / [MDiv(5:0)+2]
M Divider Programming
bit (5:0)
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PDF描述
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參數(shù)描述
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