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參數(shù)資料
| 型號： | ICS9FG108YGLF-T |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | XO, clock |
| 英文描述： | Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA |
| 中文描述： | 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
| 封裝： | 6.10 MM WIDTH, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48 |
| 文件頁數(shù)： | 11/19頁 |
| 文件大?。?/td> | 263K |
| 代理商： | ICS9FG108YGLF-T |
IDT
TM
/ICS
TM
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
ICS9FG108 REV G 04/06/07
ICS9FG108
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
11
Asserting DIF_STOP# pin stops all DIF outputs that are set to be stoppable after their next transition. When the SMBus
DIF_STOP tri-state bit corresponding to the DIF output of interest is programmed to a '0', DIF output will stop DIF_True =
HIGH and DIF_Complement = LOW. When the SMBus DIF_STOP tri-state bit corresponding to the DIF output of interest is
programmed to a '1', DIFoutputs will be tri-stated.
DIF_STOP# - Assertion (transition from '1' to '0')
With the de-assertion of DIF_STOP# all stopped DIF outputs will resume without a glitch. The maximum latency from the
de-assertion to active outputs is 2 - 6 DIF clock periods. If the control register tristate bit corresponding to the output of
interest is programmed to '1', then the stopped DIF outputs will be driven High within 15nS of DIF_Stop# de-assertion to a
voltage greater than 200mV.
DIF_STOP# - De-assertion (transition from '0' to '1')
DIF_STOP#
DIF
DIF#
DIF_Stop#
Tdrive_DIF_Stop, 15nS >200mV
DIF
DIF#
DIF Internal
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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