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參數(shù)資料
| 型號： | ICS854S54AYI-08LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFF MUX 2:1/1:2 64-TQFP |
| 標準包裝： | 500 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數(shù)： | 8 |
| 比率 - 輸入:輸出： | 2:1，1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，LVDS，LVPECL |
| 輸出： | LVDS |
| 頻率 - 最大： | 1.3GHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP 裸露焊盤 |
| 供應商設備封裝： | 64-TQFP-EP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 854S54AYI-08LFT |
ICS854S54AYI-08 FEBRUARY 4, 2010
12
2010 Integrated Device Technology, Inc.
ICS854S54I-08 Data Sheet
OCTAL 2:1 AND 1:2 DIFFERENTIAL-TO-LVDS MULTIPLEXER
Application Information
Recommendations for Unused Input and Output Pins
Inputs:
LVCMOS Control Pins
All control pins have internal pullups; additional resistance is not
required but can be added for additional protection. A 1k
resistor
can be used.
IN/nIN Inputs
For applications not requiring the use of a differential input, both the
IN and nIN pins can be left floating. Though not required, but for
additional protection, a 1k
resistor can be tied from IN to ground.
Outputs:
LVDS Outputs
All unused LVDS output pairs can be either left floating or terminated
with 100
across. If they are left floating, there should be no trace
attached.
Wiring the Differential Input to Accept Single-Ended Levels
Figure 1 shows how the differential input can be wired to accept
single-ended levels. The reference voltage V_REF = VDD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock swing
is only 2.5V and VDD = 3.3V, V_REF should be 1.25V and R2/R1 =
0.609.
Figure 1. Single-Ended Signal Driving Differential Input
Single Ended Clock Input
VDD
INx
nINx
R1
C1
0.1u
R2
1K
V_REF
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