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參數資料
| 型號： | ICS853S006AGILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 6/19頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER 1:6 2GHZ 20TSSOP |
| 特色產品： | IDT - ?LVPECL Buffer |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配） |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，LVDS，LVPECL，SSTL |
| 輸出： | ECL，PECL |
| 頻率 - 最大： | 2GHz |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 800-2247 |
ICS853S006I Data Sheet
LOW SKEW, 1-TO-6, DIFFERENTIAL-TO-2.5V, 3.3V LVPECL/ECL FANOUT BUFFER
ICS853S006AGI REVISION A NOVEMBER 15, 2011
14
2011 Integrated Device Technology, Inc.
Schematic Example
Figure 6 shows a schematic example of ICS853S006I. The
ICS853S006I input can accept various types of differential input
signal. In this example, the inputs are driven by an LVPECL drivers.
For the ICS853S006I LVPECL output driver, an example of LVPECL
driver termination approach is shown in this schematic. Additional
LVPECL driver termination approaches are shown in the LVPECL
Termination Application Note. It is recommended at least one
decoupling capacitor per power pin. The decoupling capacitors
should be physically located near the power pins. For ICS853S006I,
the unused output can be left floating.
Figure 6. ICS853S006I Example LVPECL Clock Output Buffer Schematic
Zo = 50
R10
50
+
-
3.3V
Zo = 50
R11
50
Zo = 50
R6
50
C5 (Optional)
0.1u
(U1, 20)
R5
50
3.3V
R3
50
3.3V LVPECL
C1
0.1u
C2
0.1u
C6 (Optional)
0.1u
C3
0.1u
R2
50
3.3V
(U1, 13)
(U1, 1)
C4
0.1u
Zo = 50
R4
50
(U1, 8)
R1
50
Zo = 50
R9
50
C7(Optional)
0.1u
U1
ICS853006
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
19
18
17
VCC
nQ0
Q0
nQ1
Q1
nQ2
Q2
VCC
PCLK
nPCLK
VBB
VEE
VCC
nQ3
Q3
nQ4
VCC
Q5
nQ5
Q4
+
-
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