參數(shù)資料
型號(hào): ICS8533AGI-01LFT
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 6/17頁
文件大?。?/td> 0K
描述: IC CLOCK BUFFER MUX 2:4 20-TSSOP
標(biāo)準(zhǔn)包裝: 2,500
系列: HiPerClockS™
類型: 扇出緩沖器(分配),多路復(fù)用器
電路數(shù): 1
比率 - 輸入:輸出: 2:4
差分 - 輸入:輸出: 是/是
輸入: CML,HCSL,LVDS,LVHSTL,LVPECL,SSTL
輸出: LVPECL
頻率 - 最大: 650MHz
電源電壓: 3.135 V ~ 3.465 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 20-TSSOP(0.173",4.40mm 寬)
供應(yīng)商設(shè)備封裝: 20-TSSOP
包裝: 帶卷 (TR)
其它名稱: 8533AGI-01LFT
14
IDT72V90823A 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 2,048 x 2,048
TABLE 11 — FRAME INPUT OFFSET REGISTER (FOR) BITS
NOTE:
1. n denotes an input stream number from 0 to 15.
Name(1)
Description
OFn2, OFn1, OFn0
These three bits define how long the serial interface receiver takes to recognize and store bit 0 from the RX input pin: i.e., to
(Offset Bits 2, 1 & 0)
start a new frame. The input frame offset can be selected to +4.5 clock periods from the point where the external frame pulse
input signal is applied to the
F0i input of the device. See Figure 5.
DLEn
(Data Latch Edge)
ST-BUS mode:
DLEn = 0, if clock rising edge is at the point of the bit cell.
DLEn = 1, if when clock falling edge is at the of the bit cell.
GCI mode:
DLEn = 0, if clock falling edge is at the point of the bit cell.
DLEn = 1, if when clock rising edge is at the of the bit cell.
Read/Write Address:
03H for FOR0 register,
04H for FOR1 register,
05H for FOR2 register,
06H for FOR3 register,
Reset Value:
0000H for all FOR registers.
15
14
13
12
11
10
9876543210
OF32
OF31
OF30
DLE3
OF22
OF21
OF20
DLE2
OF12
OF11
OF10
DLE1
OF02
OF01
OF00
DLE0
FOR0 Register
15
14
13
12
11
10
9876543210
OF72
OF71
OF70
DLE7
OF62
OF61
OF60
DLE6
OF52
OF51
OF50
DLE5
OF42
OF41
OF40
DLE4
FOR1 Register
15
14
13
12
11
10
9876543210
OF112 OF111 OF110 DLE11 OF102 OF101 OF100 DLE10
OF92
OF91
OF90
DLE9
OF82
OF81
OF80
DLE8
FOR2 Register
15
14
13
12
11
10
9876543210
OF152 OF151 OF150 DLE15 OF142 OF141 OF140 DLE14 OF132 OF131 OF130 DLE13 OF122 OF121 OF120 DLE12
FOR3 Register
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PDF描述
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參數(shù)描述
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