ST-BUS
參數(shù)資料
型號： ICS8533AGI-01LFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 5/17頁
文件大?。?/td> 0K
描述： IC CLOCK BUFFER MUX 2:4 20-TSSOP
標準包裝： 2,500
系列： HiPerClockS™
類型： 扇出緩沖器（分配），多路復用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:4
差分 - 輸入:輸出： 是/是
輸入： CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
頻率 - 最大： 650MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 20-TSSOP
包裝： 帶卷 (TR)
其它名稱： 8533AGI-01LFT
13
IDT72V90823A 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 2,048 x 2,048
0123
4
5
6
7
8
9
10
11
12
13
14
15
16
ST-BUS Frame
CLK
Offset Value
FE Input
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
GCI Frame
CLK
Offset Value
FE Input
(FD[10:0] = 06H)
(FD11 = 0, sample at CLK LOW phase)
(FD[10:0] = 09H)
(FD11 = 1, sample at CLK HIGH phase)
5712 drw07
TABLE 10 — FRAME ALIGNMENT REGISTER (FAR) BITS
Figure 4. Example for Frame Alignment Measurement
Bit
Name
Description
15-13
Unused
Must be zero for normal operation.
12
CFE
When CFE = 1, the frame evaluation is completed and bits FD10 to FD0 bits contains a valid frame alignment
(Complete Frame Evaluation)
offset. This bit is reset to zero, when SFE bit in the IMS register is changed from 1 to 0.
11
FD11
The falling edge of FE (or rising edge for GCI mode) is sampled during the CLK-high phase (FD11 = 1)
(Frame Delay Bit 11)
or during the CLK-low phase (FD11 = 0). This bit allows the measurement resolution to CLK cycle.
10-0
FD10-0
The binary value expressed in these bits refers to the measured input offset value. These bits are rest to
(Frame Delay Bits)
zero when the SFE bit of the IMS register changes from 1 to 0. (FD10 – MSB, FD0 – LSB)
Read/Write Address:
02H,
0000H.
15
14
13
12
11
10
9876543210
0
CFE
FD11
FD10
FD9
FD8
FD7
FD6
FD5
FD4
FD3
FD2
FD1
FD0
相關PDF資料
PDF描述
ICS8534AY-01LFT IC CLOCK BUFFER MUX 2:22 64-TQFP
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ICS85357AG-11LF IC CLOCK MUX 4:1/2:1 20-TSSOP
ICS8535AG-31LFT IC CLOCK BUFFER MUX 2:4 20-TSSOP
相關代理商/技術參數(shù)
參數(shù)描述
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